[发明专利]减小高容量非型闪存面积的方法、电路、存储介质及终端

说明书

本发明公开了一种减小高容量非型闪存面积的方法、电路、存储介质及终端，通过读取灵敏放大器的数据，然后经过各自数据锁存器进行锁存，再经过一个可以支持三态的数据输出缓冲器对数据进行缓存，因为可以支持三态，数据输出缓冲器的输出可以连接在一起，使横穿芯片水平方向的数据连线急剧减少，在减小高容量NOR Flash芯片面积的同时降低了芯片在晶圆制造端的成本。

技术领域

本发明涉及电路技术领域，尤其涉及的是一种减小高容量非型闪存面积的方法、电路、存储介质及终端。

背景技术

在NOR Flash芯片设计过程中，需要考虑封装的可行性，芯片晶元的宽长比或者长宽比一般不能大于2.5:1，图1是存储容量为64Mbit，32Mbit，16Mbit和8Mbit串行NOR Flash芯片的主要模块对应的版图示意图。

从图1可以看出，当串行NOR Flash的存储容量小于等于64Mbit时，64Mbit容量以下的串行NOR Flash都可以使用相同的架构，芯片晶元的宽长比和长宽比都小于2.5:1，满足封装的要求。

但是，存储容量为128Mbit或以上的串行NOR Flash显然不能使用图1的架构（如果使用图1的架构，长宽比接近5:1，不适合量产封装，封装打线的可靠性得不到保障，从而影响芯片的功能和性能）。图2是128Mbit 串行NOR Flash的主要模块对应的版图示意图。

因为每一个8Mbit的存储块的宽度较长（65nm工艺为1350um左右），如果图2中的左边存储快（8Mbit-0～8Mbit-7）和右边存储块（8Mbit-8～8Mbit-15）复用相同的灵敏放大器的话，对于最左边的存储单元和最右边的存储单元来说，存储单元连接到灵敏放大器的金属走线相差很大，预计相差3000um（如图3示意图所示），这会导致数据读取过程中最左边和最右边存储单元特性差异大，在时钟频率较高时，甚至可能会导致数据读错。

因为外围数字逻辑电路需要从数据锁存器中取走数据经过处理再输出到芯片的IO管脚上，所以数据锁存器可以左右灵敏放大器复用，但是需要增加左右灵敏放大器和数据锁存器之间的数据连线，以左右各128个灵敏放大器为例，左右各128个灵敏放大器对应128个数据锁存器，左右各128个灵敏放大器到128个数据锁存器的之间横穿芯片水平方向的数据连线总共256根（128x2，请参照图4示意图），在65nm NOR Flash工艺节点上看，这些走线占用的走线通道约66um，约占65nm 128Mbit串行NOR Flash芯片面积的2.2%，增加了128Mbit 串行NOR Flash 2.2%的芯片面积，直接提高了芯片在晶圆制造端的成本。

因此，如何减小高容量NOR Flash芯片面积，以降低芯片在晶圆制造端的成本十分必要。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种减小高容量非型闪存面积的方法、电路、存储介质及终端，可以减小高容量NOR Flash芯片面积，以降低芯片在晶圆制造端的成本。

本发明的技术方案如下：一种减小高容量非型闪存面积的方法，其中，具体包括以下步骤：

读取NOR Flash内的灵敏放大器的数据；

通过与所述灵敏放大器对应的数据锁存器对读取的所述数据进行锁存；

通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。

一种采用如上述所述的减小高容量非型闪存面积的方法的电路，其中，包括：

用于存储数据的灵敏放大器；

用于锁存数据的数据锁存器；

用于缓存数据的数据输出缓冲器；