[发明专利]一种半导体器件及其制作方法

说明书

本申请公开了一种半导体器件及其制作方法，半导体器件包括核心区和阶梯区，阶梯区具有顶部选择区和分区阶梯结构区；顶部选择区具有沿第一方向逐级延伸的第一阶梯组和沿第二方向逐级延伸的第二阶梯组，第二方向与第一方向垂直设置；分区阶梯结构区具有沿第二方向逐级延伸的第三阶梯组；第一阶梯组、第二阶梯组和第三阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；第一阶梯组中的阶梯与第二阶梯组中的阶梯一一对应连接，形成“L”形阶梯；第二阶梯组中的阶梯和第三阶梯组中的阶梯在所述第一方向上对齐设置。本申请可以在形成阶梯区时减少光掩模的数量，有利于简化半导体器件的制作工艺并节约生产成本。

技术领域

本申请涉及半导体器件技术领域，具体涉及一种半导体器件及其制作方法。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(core)区和阶梯区。阶梯区具有多级阶梯，用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。

阶梯区包括靠近核心区且用于布置顶部选择管(Top Select Gate，TSG)的顶部选择区(TSG区)，以及位于TSG区远离核心区的一侧且向远离核心区方向延伸的分区阶梯结构(staircase divide Scheme，SDS)区。SDS区通过在垂直于阶梯延伸方向设计分区(与远离核心区的方向垂直设置的至少一个阶梯)，可以将阶梯区的面积减半，实现成本的降低。

然而，目前制作TSG区和SDS区的阶梯的制程复杂且成本较高。

发明内容

本申请提供一种半导体器件及其制作方法，可以在形成阶梯区时减少光掩模的数量，有利于简化半导体器件的制作工艺并节约生产成本。

本申请提供一种半导体器件，包括核心区和阶梯区，所述阶梯区具有顶部选择区和位于所述顶部选择区远离所述核心区一侧的分区阶梯结构区；所述阶梯区在第一方向上延伸；

所述顶部选择区具有沿所述第一方向逐级延伸的第一阶梯组和沿所述第二方向逐级延伸的第二阶梯组，所述第二方向与所述第一方向垂直设置；

所述分区阶梯结构区具有沿所述第二方向逐级延伸的第三阶梯组；

所述第一阶梯组、所述第二阶梯组和所述第三阶梯组的阶梯级数相同，且同一级的阶梯的厚度相同；所述第一阶梯组中的阶梯与所述第二阶梯组中的阶梯一一对应连接，形成“L”形阶梯；所述第二阶梯组中的阶梯和所述第三阶梯组中的阶梯在所述第一方向上对齐设置。

可选的，所述第一阶梯组的阶梯级数大于或等于2，且每一级阶梯的厚度相同。

可选的，所述顶部选择区还包括一级靠近所述核心区且位于所述第一阶梯组上的顶部阶梯；所述顶部阶梯远离所述核心区的一侧位于所述第一阶梯组远离所述第三阶梯组的一侧；

所述顶部阶梯的厚度大于所述第一阶梯组中的任意一级阶梯的厚度。

可选的，所述第三阶梯组的高度小于所述第二阶梯组的高度，且所述第三阶梯组中的每一级阶梯与第二阶梯组中的对应的阶梯的高度差均相同。

可选的，所述阶梯区包括多个在所述第二方向上间隔设置的所述分区阶梯结构区。

可选的，所述第一阶梯组、所述第二阶梯组和所述第三阶梯组中的每一个相同级阶梯包括至少一对堆叠设置的栅极层和介质层。

可选的，所述半导体器件包括三维存储器件。

本申请还提供一种半导体器件的制作方法，包括以下步骤：