[发明专利]多核解码系统的码流预处理装置、系统及方法

权利要求书

1.一种多核解码系统的码流预处理装置，其特征在于：包括去防竞争码模块、码流缓存模块和熵解码模块；

所述去防竞争码模块与内存连接，用于获取内存中的原始码流数据，并对原始码流数据进行去防竞争码处理以获得码流净荷数据；

所述码流缓存模块与去防竞争码模块连接，用于对前述码流净荷数据和其对应的防竞争码信息进行存储；

所述熵解码模块与码流缓存模块连接，用于读取码流缓存模块中码流净荷数据进行熵解码；在熵解码过程中，当一个宏块行的行末尾宏块完成熵解码时，获得解析到该宏块行所累计消耗的包括防竞争码在内的码流总比特数，所述码流总比特数用于供该宏块行对应的解码单核定位该宏块行的码流起始字段位置。

2.根据权利要求1所述的码流预处理装置，其特征在于：所述去防竞争码模块被配置为，

从内存中读取原始码流数据，对所述原始码流数据进行防竞争码检测；在检测到预设格式的、与防竞争码相关的字节序列时，剔除该字节序列中的防竞争码后获得码流净荷数据，并将所述码流净荷数据和被剔除的防竞争码信息传输至码流缓存模块。

3.根据权利要求2所述的码流预处理装置，其特征在于：所述防竞争码信息为防竞争码字节数，所述码流缓存模块采用先进先出寄存器对码流净荷数据和防竞争码字节数进行读写。

4.根据权利要求3所述的码流预处理装置，其特征在于：所述熵解码模块被配置为，读取码流净荷数据进行熵解码，在当前码流净荷数据解析完成后，按顺序读取码流缓存模块中的下一段码流净荷数据；以及，在任一宏块行的熵解码过程中，获得解析至该宏块行所累计消耗的码流净荷数据比特数BitsNum_bp和累计被剔除的防竞争码的字节数BytesNum₀₃；以及，当该宏块行的行末尾宏块熵解码结束时，通过如下公式计算解析至该宏块行所累计消耗的基于原始码流数据的码流总比特数：码流总比特数BitsOffset = BitsNum_bp +(BytesNum₀₃ ×8)，并将所述码流总比特数BitsOffset写入Line Queue中；

多核解码系统中该宏块行对应的解码单核，通过读取前述Line Queue中的码流总比特数信息来定位该宏块行的码流起始字段位置。

5.根据权利要求2所述的码流预处理装置，其特征在于：所述防竞争码对应的字节序列为0x03，对应的，所述预设格式的、与防竞争码相关的字节序列为0x00_00_03。

6.一种通用多核并行解码器系统，其特征在于：包括通信连接的解码固件和多核硬件解码加速器；

所述解码固件用于解析视频码流上层的非熵编码数据；所述多核硬件解码加速器用于处理视频码流中宏块层的解码任务；所述解码固件和多核硬件解码加速器之间以视频码流中的Slice层级数据作为交互单元，通过Slice Queue进行Slice并行处理；

多核硬件解码加速器包括预处理器模块和至少两个同构的全功能硬件解码器；

所述预处理器模块为权利要求1-5中任一项所述的码流预处理装置，用于视频码流的熵解码任务；

每个所述全功能硬件解码器负责对一行宏块行进行包括反DCT变换、反量化、帧内帧间预测和像素重建步骤在内的解码，并使两个相邻的上下行中正在解码的宏块至少间隔两个宏块。

7.根据权利要求6所述的通用多核并行解码器系统，其特征在于：所述多核硬件解码加速器包括第一全功能硬件解码器和第二全功能硬件解码器，所述第一全功能硬件解码器用于处理第2N个宏块行的解码，所述第二全功能硬件解码器用于处理第2N+1个宏块行的解码，其中，N取0以上的整数；两个全功能硬件解码器共用一组行缓存形成双核共享，所述行缓存上存储有宏块之间的依赖关系信息；

全功能硬件解码器被配置为：检查各自的Line Queue里是否有指令，包含指令时，根据指令的内容启动一个宏块行的解码；以及，在解码过程中，监控上一个宏块行对应的全功能硬件解码的工作位置，并使自己的处理位置比上一个宏块行的处理位置晚至少两个宏块。