[发明专利]半导体装置及其制造方法

说明书

本文公开了一种半导体装置及其制造方法，包括形成穿过层间介电(interlayer dielectric,ILD)层的开口，以露出设置于金属化层中导电部件上方的接触蚀刻停止层(contact etch stop layer,CESL)。使用光敏材料、微影技术及停止于CESL上的干式蚀刻制程来形成开口。一旦露出CESL，便进行CESL穿透制程以将开口延伸穿过CESL并露出导电部件。CESL穿透制程是一种CESL对ILD层具有高选择性的可调性的制程。一旦进行CESL穿透制程，可沉积导电填充材料以填充或过填充开口，然后在形成半导体装置的中间步骤中，将其与ILD层平坦化，以在导电部件上方形成接触插塞。

技术领域

本申请要求于2019年10月31日提交名称为“半导体装置及制造方法”的美国临时申请No.62/928,671的权益，该申请通过引用合并于此。

本公开实施例涉及一种半导体装置，特别是涉及一种具有掺质布植区的半导体装置。

背景技术

半导体装置用于各式各样的电子应用中，例如个人电脑、手机、数码相机与其他电子设备。半导体装置的制造一般是通过于半导体基板上依序沉积绝缘层或介电层、导电层以及半导体层的材料，并利用微影图案化各种材料层以于其上形成电路组件与元件。

半导体工业通过逐步缩减最小部件尺寸来不断增加集成电路(integratedcircuits,ICs)中各种电子元件(例如，晶体管、二极管、电阻、电容等)的集成密度，允许将多个元件集成于一给定的面积中。然而，随着最小部件尺寸微缩化，额外产生的问题须被解决。

发明内容

本公开实施例提供一种半导体装置的制造方法，包括：形成开口于介电材料中，开口露出在导电部件上方蚀刻停止层的目标区；对目标区进行掺质布植；及进行蚀刻制程，以移除目标区中蚀刻停止层材料的一部分并露出导电部件。

本公开实施例提供一种半导体装置的制造方法，包括：沉积蚀刻停止层于第一介电层中的金属化层上方，蚀刻停止层具有相对于第一蚀刻剂的第一蚀刻速率；及沉积第二介电层于蚀刻停止层上方；形成穿过第二介电层的导孔开口，导孔开口露出蚀刻停止层；通过开口对蚀刻停止层进行离子布植，离子布植将相对于第一蚀刻剂的第一蚀刻速率改变为第二蚀刻速率；及于进行离子布植之后，使用第一蚀刻剂进行移除制程，金属化层经由导孔开口露出。

本公开实施例提供一种半导体装置，包括：金属化层，于半导体基板上方；蚀刻停止层，于金属化层上方；层间介电层，于蚀刻停止层上方；金属插塞，穿过层间介电层及穿过蚀刻停止层；及掺质布植区，于层间介电层内，并且位在邻近于层间介电层的第一表面并且也邻近于层间介电层的第二表面处，第一表面与金属插塞实体接触，且第二表面位于层间介电层与蚀刻停止层相反的一侧。

附图说明

本公开的各方面从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。

图1是根据一些实施例，示出硬遮罩层的图案化。

图2是根据一些实施例，示出介电层的蚀刻。

图3A至图3B是根据一实施例，示出形成穿过蚀刻停止层的开口的穿透制程。

图4是根据一些实施例，示出内连线的形成。

图5A至图5B是根据另一实施例，示出形成穿过蚀刻停止层的穿透制程。

图6是根据另一实施例，示出内连线的形成。

其中，附图标记说明如下：

100：半导体装置

101：半导体基板

103：主动元件

104：接触插塞