[发明专利]一种DSP处理器与FPGA周期性通信的防帧错方法

说明书

本发明公开一种DSP处理器与FPGA周期性通信的防帧错方法，在DSP+FPGA系统中的指令状态通信中，通常DSP按照某一周期给FPGA发送数据帧，而FPGA则是按照另一周期或者非周期，向下一级转发指令状态数据。即使协议上规定DSP和FPGA的周期相同，但是实际上，两个芯片的周期也不是绝对的相同，存在些微差别。经过差别累计，若FPGA接收到指令状态数据后，不采取保护措施，直接转发至下一级，容易产生数据帧错乱的现象。为了解决此问题，本发明在FPGA内通过2级缓存FIFO+RAM的方式，实现数据完整帧的保护，确保FPGA转发的数据是完整的数据帧，不会出现拼帧现象。

技术领域

本发明属于数字信号处理领域，具体涉及一种DSP处理器与FPGA周期性通信的防帧错方法。

背景技术

在DSP+FPGA系统中的指令状态通信中，通常DSP周期性给FPGA发送数据帧，而FPGA则是按照另一周期或者非周期，向下一级转发指令状态数据。即使协议上规定DSP和FPGA的周期相同，但是实际上，两个芯片的周期也不是绝对的相同，存在些微差别。经过差别累计，若FPGA接收到指令状态数据后，不采取保护措施，直接转发至下一级，容易产生数据帧错乱的现象。为了解决此问题，本发明在FPGA内通过2级缓存FIFO+RAM的方式，实现数据完整帧的保护，确保FPGA转发的数据是完整的数据帧，不会出现拼帧现象。

发明内容

本发明提供了一种DSP处理器与FPGA周期性通信的防帧错方法，确保FPGA转发的是完整的数据帧，不会出现拼帧现象，

一种DSP处理器与FPGA周期性通信的防帧错方法，所述方法包括：

步骤1、在FPGA内产生2级缓存，第一级缓存是FIFO，第二级缓存是RAM；

步骤2、DSP写入FPGA的数据，以DSP EMIF接口时钟作为FIFO的写时钟，直接将数据写入FIFO，写完之后，DSP发送完成标志；

步骤3：FPGA接收到完成标志，并且确认RAM不处于读状态时，从FIFO中读出数据，写入RAM中；

步骤4：FPGA按照某一固定周期或者非周期，直接从RAM中读取数据，发送至下一级应用。

进一步地，所述步骤1中，FIFO是异步FIFO，其深度由DSP写入FPGA的最大数据个数决定，FIFO的写时钟为DSP EMIF接口时钟，FIFO的读时钟与RAM的读写时钟为同一个时钟信号；RAM的深度与FIFO的读端口深度一致，读写数据位宽与FIFO的读数据位宽一致。

进一步地，所述步骤2中，若每次通信的数据长度是固定的，那么当FIFO中的数据个数等于固定数据长度时，FPGA即判断DSP已完成写操作；若数据长度不固定，由DSP发送完成标志。

本发明有益效果如下：

本发明适用于DSP+FPGA系统中的指令状态数据通信。在通常情况下，DSP按照某一周期给FPGA发送数据，而FPGA则是按照另一周期或者非周期，向下一级转发指令状态数据。即使协议上规定DSP和FPGA的周期相同，但是实际上，两个芯片的周期也不是绝对的相同，存在些微差别。经过周期差别累计，若FPGA接收到指令状态数据后，不采取保护措施，直接转发至下一级，容易产生数据帧错乱的现象。为了解决此问题，本发明在FPGA内通过2级缓存FIFO+RAM的方式，实现数据完整帧的保护，确保FPGA转发的数据是完整的数据帧，不会出现拼帧现象。

附图说明

图1为本发明2级缓存连接图；

图2为1级缓存FIFO与2级缓存RAM之间的读时序关系；

具体实施方式