[发明专利]一种SYSREF建立时间及保持时间的检测系统

说明书

本发明公开了一种SYSREF建立时间及保持时间的检测系统，本发明通过相位检测单元检测延时处理后的SYSREF与系统时钟的相位差异，基于相位差异生成延时量，对下一时刻SYSREF进行相位调制，进而调节下一时刻延时量，最终获得最佳的SYSREF建立及保持时间，保证SYSREF满足建立时间和保持时间要求，实现多个数据通道的同步。

技术领域

本发明涉及一种SYSREF建立时间及保持时间的检测系统，属于高速数模混合集成电路技术领域。

背景技术

在通信系统中，通常需要使用波束成形技术来获得更好的系统灵敏度和信号选择性，这就导致信号链路数量大大增加，并需要在各个信号链路之间实现同步，特别是要求信号链路中的模数转换器（ADC）和数模转换器（DAC）的同步。用于高速ADC和高速DAC的JESD204B串行化接口相对于低电压差分信号（LVDS）接口来说，不需要位同步和帧同步时钟，通过缩减器件引脚数目简化了链路间的同步过程，可以获得较高的链路集成度。

大部分采用JESD204B标准协议的ADC和DAC都支持子类1实现数据转换器的同步，但是这需要保证SYSREF满足建立时间和保持时间要求。

发明内容

本发明提供了一种SYSREF建立时间及保持时间的检测系统，解决了背景技术中披露的问题。

为了解决上述技术问题，本发明所采用的技术方案是：

一种SYSREF建立时间及保持时间的检测系统，包括延时单元、相位检测单元和逻辑编码单元；

延时单元：接收LVDS电平的SYSREF，根据逻辑编码单元输出的上一时刻延时量，对SYSREF进行延时处理；

相位检测单元：检测延时处理后的SYSREF与系统时钟的相位差异，并将相位差异转换成数字信号；

逻辑编码单元：根据相位差异对应的数字信号，编码生成当前时刻的延时量。

延时单元包括时钟接收机和数控延时单元；

时钟接收机：接收并转换处理LVDS电平的SYSREF；

数控延时单元：根据逻辑编码单元输出的上一时刻延时量，对转换处理的SYSREF进行延时处理。

延时单元还包括第一边沿触发器；第一边沿触发器：根据系统提供的边沿触发控制信号，将延时处理后的SYSREF传输给相位检测单元。

相位检测单元包括时间数字转换器；时间数字转换器：接收延时处理后的SYSREF和系统时钟，检测延时处理后的SYSREF与系统时钟的相位差异，并将相位差异转换成数字信号。

相位检测单元还包括毛刺消除电路；毛刺消除电路：将相位差异对应的数字信号，整形成稳定的数字信号。

相位检测单元还包括第二边沿触发器；第二边沿触发器：根据系统提供的边沿触发控制信号，将系统时钟传输给时间数字转换器。

逻辑编码单元根据相位差异对应的数字信号，编码生成SYSREF相位状态指示信号。

逻辑编码单元为逐次逼近逻辑控制器。

本发明所达到的有益效果：1、本发明通过相位检测单元检测延时处理后的SYSREF与系统时钟的相位差异，基于相位差异生成延时量，对下一时刻SYSREF进行相位调制，进而调节下一时刻延时量，最终获得最佳的SYSREF建立及保持时间，保证SYSREF满足建立时间和保持时间要求，实现多个数据通道的同步；2、本发明为系统设计提供了SYSREF相位状态指示，增加了系统设计的灵活性。

附图说明

图1为本发明的结构示意图；

图2（a）为SYSREF时序图；