[发明专利]一种埋入式键合工艺三维集成方法

说明书

本公开涉及三维集成技术领域，尤其涉及一种芯片埋入式键合工艺三维集成方法：在载片上依次制造TSV通孔、PAD结构；所述载片与目标载片键合；在所述载片背面挖槽，凹槽深度小于待埋入芯片厚度，预固定所述埋入芯片，沉积介质层覆盖所述埋入芯片；进行芯片间的金属互联。本公开采用芯片埋入工艺，通过W2W的键合，键合效率大大提升，可实现同质、异质多芯片的三维集成，灵活性强。

技术领域

本公开涉及半导体三维集成制造领域，并且更为具体地，涉及一种埋入式键合工艺三维集成方法。

背景技术

当前电子系统功能多元化，复杂化程度日渐加深，加之传统半导体集成电路微缩制程逼近物理极限，二维平面集成电路的发展速度放缓，目前最热门的三维集成技术，将会对集成电路的创新和产业格局产生颠覆性的影响。

三维集成技术能将多层功能单元在Z轴方向垂直键合堆叠，可实现芯片二维到三维的扩展，即可将不同功能的芯片模块堆叠封装，形成一体化集成芯片系统。现有三维集成堆叠技术包括D2D(Die to Die)、D2W(Die to Wafer)、W2W(wafer to wafer)的方式。现行电路中，针对相同芯片大小的三维集成方式，可以采用W2W堆叠方式。但是针对不同芯片大小的三维集成技术，主要采用D2D或者D2W的键合方式。但上述两种堆叠方式都存在键合效率低，键合对准精度差异大等缺点，多芯片堆叠时，D2D和D2W的工艺难度也会增加。现有技术通过将芯片装贴或焊接到晶圆上，采用W2W堆叠得到键合效率较高的三维集成电路。

现有技术文献公开了一种三维堆叠集成结构及其多芯片集成结构和制备方法，包括基片和嵌装在基片内的若干芯片；基片上设置若干贯穿基片正面和背面的导电通孔，与基片绝缘设置的导电通孔内部填充导电材料；基片背面间隔设置有若干凹槽，每个凹槽内均嵌入对应的芯片，芯片正面的芯片焊盘朝向基片背面；基片背面的表面依次设置有电连通的背面多层金属布线层、背面凸点下金属层和背面对外电引脚，基片正面的表面依次设置有电连通的正面多层金属布线层、正面凸点下金属层和正面对外电引脚，形成多芯片集成结构水平方向的电连接；实现多个芯片三维TSV堆叠集成。

上述文献中采用传统凸点键合工艺，基片间通过焊盘与凸点连接，机械稳定性差。键合层承担着机械支撑与电气互连的作用,因而键合不佳,极易出现对位偏差甚至电连接异常等问题,严重影响器件性能和可靠性。上述文献所述基片背面的表面依次设置有电连通的背面多层金属布线层、背面凸点下金属层和背面对外电引脚，基片正面的表面依次设置有电连通的正面多层金属布线层、正面凸点下金属层和正面对外电引脚，多芯片集成结构厚度大，封装尺寸大，影响电路功率。在上述文献中埋入工艺包括：基片背面间隔设置有若干凹槽，每个凹槽内均嵌入对应的芯片，芯片正面的芯片焊盘朝向基片背面，芯片背面粘贴在凹槽底部；芯片正面，以及芯片侧壁和凹槽侧壁间的缝隙真空喷胶和/或真空压膜填充有机介质。所述芯片尺寸与凹槽需匹配，芯片埋入之前需筛选或挖槽之前确定芯片尺寸大小，灵活度不佳。真空喷胶和/或真空压膜填充有机介质固定芯片成本较高，用于固定芯片的填充物会老化，温度100℃以上，受热影响大，芯片集成稳定性差。

发明内容

本公开提供了一种键合效率高、封装尺寸小、灵活度好、集成稳定性好的埋入式键合工艺三维集成方法。为达到全部或部分上述目的，本公开提供如下技术方案：在载片上依次制造TSV通孔、PAD结构；所述载片与目标载片键合；在所述载片背面挖凹槽若干，凹槽深度小于埋入芯片厚度，用例如耐高温胶水预固定所述埋入芯片，沉积介质层覆盖所述埋入芯片；进行芯片间的金属互联，使所述埋入芯片与所述目标载片中的芯片进行电学连接。