[发明专利]非易失性存储器装置和包括其的存储装置

说明书

提供了非易失性存储器装置和存储装置。该非易失性存储器装置包括：存储器单元阵列，其包括多个存储器单元；以及外围电路，其执行重复执行编程循环的编程操作。编程循环包括通过向从多个存储器单元中选择的存储器单元施加编程电压来执行编程、以及通过向所选择的存储器单元施加多个验证电压来进行第一验证。外围电路响应于第一验证的成功来完成编程操作，通过向所选择的存储器单元施加与多个验证电压不同的附加验证电压来执行第二验证，并且响应于第二验证的失败来确定编程操作已经失败。

相关申请的交叉引用

本专利申请要求于2020年1月16日在韩国知识产权局提交的韩国专利申请No.10-2020-0005877的优先权，该申请的全部内容以引用方式并入本文中。

技术领域

本文公开的发明构思的实施例涉及半导体存储器，更具体地，涉及非易失性存储器装置和包括该非易失性存储器装置的存储装置。

背景技术

存储装置可包括非易失性存储器。非易失性存储器是一种即使在不再向存储装置供电后也可检索存储的信息的存储器。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等。

随着半导体制造技术的发展，存储装置的集成度和体积继续增加。存储装置的高集成度使得可以降低存储装置的制造成本。然而，存储装置的高集成度导致存储装置的尺寸缩小和结构改变。存储器单元可彼此堆叠以提高集成度。堆叠结构可导致与字线连接的过孔的高度增加，这可增加字线中出现制造缺陷的机会。制造检测可引起字线的电阻变化。因此，可能难以在读操作中正常读取存储在存储器单元中的数据。

发明内容

本发明构思的至少一个实施例提供了一种用于检测和处理编程操作中的异常分布的非易失性存储器装置以及包括该非易失性存储器装置的存储装置。

根据本发明构思的示例性实施例，一种非易失性存储器装置包括：存储器单元阵列，其包括多个存储器单元；以及外围电路，其执行重复执行编程循环的编程操作，其中，编程循环包括通过向从多个存储器单元中选择的存储器单元施加编程电压来执行编程、以及通过向所选择的存储器单元施加多个验证电压来执行第一验证。外围电路响应于第一验证的成功来完成编程操作，通过向所选择的存储器单元施加与多个验证电压不同的附加验证电压来执行第二验证，并且响应于第二验证的失败来确定编程操作已经失败。

根据本发明构思的示例性实施例，一种非易失性存储器装置包括：行解码器块，其在编程操作的编程期间向与从多个存储器单元中选择的存储器单元连接的被选择的字线施加编程电压，并在编程操作的第一验证期间向所述被选择的字线施加多个验证电压；页面缓冲器块，其在所述编程中向与所选择的存储器单元连接的位线施加第一偏置电压，其中，在第一验证期间，页面缓冲器块通过在将第二偏置电压施加到位线之后感测位线的第一电压来存储分别与位线相对应的第一感测位；计数块，其在第一验证期间通过对第一感测位当中具有第一值的第一感测位的数量进行计数来产生第一计数值；以及控制逻辑块，其根据第一计数值确定第一验证的通过和失败之一。在第一验证期间确定了与多个验证电压当中的目标验证电压相对应的通过之后，行解码器块在编程操作的第二验证期间向所述被选择的字线施加与多个验证电压不同的附加验证电压。在第二验证期间，页面缓冲器块通过在向位线施加第三偏置电压之后感测位线的第二电压来存储分别与位线相对应的第二感测位。在第二验证期间，计数块通过对第二感测位当中具有第二值的第二感测位的数量进行计数来产生第二计数值。控制逻辑块根据第二计数值确定第二验证的通过和失败之一。