[发明专利]基于FPGA的速度滤波器算法

权利要求书

1.一种基于FPGA的速度滤波器算法，其特征在于：所述基于FPGA的速度滤波器算法包括以下步骤：

1)将滤波器组系数装订在FPGA的片内RAM上；

2)雷达回波数据经过脉冲压缩之后，将脉冲组的数据存储在存储器RAM中，存储完成时触发读操作，将存储的数据从存储器RAM中读出，并将不同脉冲下，相同距离单元的数据放在一起；

3)在读取雷达回波数据的同时，将之前存储于存储器RAM的滤波器组系数依次读出，将滤波器组系数与对应的雷达回波数据相乘，设有M个滤波器组，每组包含N个系数，N个系数和对应的雷达回波数据相乘，相乘之后的N个数据进行累加，累加结束即完成一个速度单元滤波，即一个滤波器组；M个滤波器组按照上述方法对应相乘和累加，最后得到M个速度单元的滤波结果，完成速度滤波。

2.根据权利要求1所述的基于FPGA的速度滤波器算法，其特征在于：所述步骤1)的具体实现过程是，假设滤波器有M个速度单元，时间上复用的次数为K，那么需要M/K个滤波器组，每个滤波器组负责K组滤波器系数，将每个滤波器组的K组滤波器系数分别装订在存储器RAM中，共装订了M/K个存储器RAM。

3.根据权利要求2所述的基于FPGA的速度滤波器算法，其特征在于：所述RAM₁中装订了K组滤波器系数，C₁中包含了共N个系数，即对应N阶滤波器。

4.根据权利要求3所述的基于FPGA的速度滤波器算法，其特征在于：所述步骤2)的具体实现过程是，存储器RAM中，每个脉冲组包含N个脉冲，先将N个脉冲的第一个距离单元读取出来，重复读取K次，假设R_i^j表示第i个脉冲的第j个距离单元的存储地址，S_i^j表示第i个脉冲的第j个距离单元的数据，然后依次读取存储器RAM中数据的存储地址和距离单元，将距离单元相同的数据集中放置装订。

5.根据权利要求4所述的基于FPGA的速度滤波器算法，其特征在于：所述步骤3)的具体实现过程是，每个RAM存储装订K组滤波器，共有M个滤波器组，每组得到K个累加值数据，然后有L路并行数据输出，得到M＝KL个速度单元，每路数据包含K个滤波结果。