[发明专利]一种集成电路超低功耗存储器内容保持系统、方法和介质

说明书

本发明公开了一种集成电路超低功耗存储器内容保持系统、方法及存储介质，属于集成电路设计行业。该系统包括：电源管理模块、CPU、数据搬运子系统。数据搬运子系统包括，主存储器，非易失性存储器，数据搬运控制器以及数据压缩解压模块。数据搬运控制器用于在接收CPU发出的数据搬运指令后，将主存储器中的数据搬运到数据压缩解压模块进行压缩，以及通电后将数据压缩解压模块解压后的数据搬运到主存储器。数据压缩解压模块用于对数据搬运控制器搬运来的主存储器中的数据进行压缩以及对非易失性存储器中的数据进行解压。本发明的应用在不丢失数据的前提下降低功耗，提高响应速度。

技术领域

本申请涉及集成电路设计技术领域，特别是一种集成电路超低功耗存储器内容保持系统、方法和介质。

背景技术

在嵌入式系统中，对于低功耗有着非常苛刻的要求。特别是对于系统静默时期的静态功耗而言，往往希望静态功耗能够尽量接近0，从而可以延长电池供电状态下的待机时间。于此同时，应用上的需求又要求系统能够响应外部信号，并且立刻做出回应。

于是现代集成电路设计中引入的一项技术：睡眠。这项技术要求为集成电路芯片的不同部分独立供电，当系统进入睡眠状态后，将系统中尽可能多的部分的供电完全切断，从而保证系统在睡眠的状态下功耗非常低，但此方法牺牲了系统的响应速度。

在追求极致的低功耗的前提下，面临着主存储器断电后会导致数据丢失，使用存储器保持的IP也无法将存储器的掉电功耗做到0的问题。而且主存储器中的内容存入非易失性存储器需要时间，唤醒以后从非易失性存储器中读出来恢复到主存储器中也需要时间。特别是从存储器恢复的时间会影响系统的响应速度。这种响应速度经常是协议或者规范要求规定的，无法宽容。另外，在一些高实时性的系统中响应速度不够会导致非常严重的灾难。

发明内容

集成电路超低功耗存储器内容保持方法解决了主存储器断电后会导致数据丢失，使用存储器保持的IP也无法将存储器的掉电功耗做到0的问题，以及响应速度慢的问题。

为了解决上述问题，本发明采用的一个技术方案是：提供一种集成电路超低功耗存储器内容保持系统，包括电源管理模块、CPU、数据搬运子系统。数据搬运子系统包括主存储器、非易失性存储器、数据搬运控制器以及数据压缩解压模块。数据搬运控制器用于在接收CPU发出的数据搬运指令后，将主存储器中的数据搬运到数据压缩解压模块进行压缩；以及通电后将数据压缩解压模块解压后的数据搬运到主存储器。数据压缩解压模块用于对数据搬运控制器搬运来的主存储器中的数据进行压缩以及对读取的非易失性存储器中的数据进行解压。数据搬运控制器与主存储器直接连接，并且数据搬运控制器与非易失性存储器直接连接。在CPU发出数据搬运指令之后，集成电路只保留数据搬运子系统的供电，将经过数据压缩解压模块压缩后的数据全部存储到非易失性存储器之后，中断数据搬运子系统的供电。电源管理模块接收到系统恢复请求后，首先打开数据搬运子系统的电源，在数据搬运子系统将数据压缩解压模块解压后的数据搬运到主存储器之后，打开集成电路中除数据搬运子系统之外的其他模块电源。数据压缩解压模块对数据搬运控制器搬运来的主存储器中的数据进行压缩以及对读取的非易失性存储器中的数据进行解压的过程，包括使用LZ4算法进行解压或压缩，利用标准LZ4数据流格式除去数据头以及总和检验码之后的数据流格式进行解压或压缩。

本发明采用的另一个技术方案是：提供一种集成电路超低功耗存储器内容保持方法。其包括：数据读出步骤，根据CPU发出的数据搬运指令利用数据搬运控制器将主存储器中的数据搬运到数据压缩解压模块，利用数据压缩解压模块对主存储器中的数据进行压缩，将压缩后的数据存储到非易失性存储器；以及数据写入步骤，根据系统的恢复请求将非易失性存储器中的数据读取到数据压缩解压模块，利用数据压缩解压模块对非易失性存储器中的数据进行解压，利用数据搬运控制器将解压后的数据搬运至主存储器中。

在本申请的另一个技术方案中，提供一种计算机可读存储介质，其存储有计算机指令，其中计算机指令被操作以执行方案中的一种集成电路超低功耗存储器内容保持方法。