[发明专利]一种CML高速宽范围异步分频器、分频装置及电子设备

说明书

本发明提供一种CML高速宽范围异步分频器、分频装置及电子设备，包括时钟信号端口、控制信号端口、异步分频模块、与运算模块、D触发器、第一反相器和输出端口；异步分频模块包括若干个二分频器；第一个二分频器的时钟引脚和D触发器的时钟引脚与时钟信号端口连接，后续各个二分频器的时钟引脚与前一个二分频器的输出引脚连接，且各个二分频器的输出引脚与与运算模块的各个输入端一一对应连接；与运算模块的输出端与D触发器的输入端连接；输出端口和第一反相器的输入端与D触发器的输出端连接；各个二分频器的复位引脚和与运算模块的一个输入端与第一反相器的输出端连接；各个二分频器的控制引脚与控制信号端口的各个输入引脚一一对应连接。

技术领域

本发明涉及分频器设计技术领域，具体而言，涉及一种CML高速宽范围异步分频器、分频装置及电子设备。

背景技术

目前，常见的宽范围整数分频器多为可以实现任意分频比的分频器，不存在前置2/3级联的双模、多模预分频器对最小分频比的限制，其结构为一组可复位的的D触发器组成的计数器，通过预赋初值，也就是分频比，当输入时钟沿到来时，开始计数，每一个输入时钟周期，状态值加1，计数器的每一位D触发器输出至周期结束检测模块检测是否结束计数，当状态值记满时，计数器输出一个时钟沿，周期结束检测模块输出复位信号，将计数器复位到初始值，完成一个计数周期。但是，这种类型的宽范围整数分频器的功耗高且工作效率低，使用往往会受到限制。

发明内容

本发明的目的在于提供一种CML高速宽范围异步分频器、分频装置及电子设备，用以实现在提高分频器工作效率的同时降低分频器功耗的技术效果。

第一方面，本发明提供了一种CML高速宽范围异步分频器，包括时钟信号端口、控制信号端口、异步分频模块、与运算模块、D触发器、第一反相器和输出端口；所述异步分频模块包括若干个二分频器；其中，第一个所述二分频器的时钟引脚和所述D触发器的时钟引脚均与所述时钟信号端口连接，后续各个所述二分频器的时钟引脚与前一个所述二分频器的输出引脚连接，且各个所述二分频器的输出引脚均与所述与运算模块的各个输入端一一对应连接；所述与运算模块的输出端与所述D触发器的输入端连接；所述输出端口和所述第一反相器的输入端均与所述D触发器的输出端连接；各个所述二分频器的复位引脚和所述与运算模块的一个输入端均与所述第一反相器的输出端连接；所述控制信号端口包括多个输入引脚；各个所述二分频器的控制引脚与各个所述输入引脚一一对应连接。

进一步地，所述二分频器包括置位电路；与所述置位电路连接的复位开关控制电路；与所述复位开关控制电路连接的分频电路；所述置位电路用于控制所述复位开关控制电路；所述复位开关控制电路用于复位所述分频电路。

进一步地，所述分频电路包括第一CML锁存器、第二CML锁存器、第一三极管、第二三极管和第一恒流源和第二恒流源；所述第二CML锁存器的正相输出端与所述第一CML锁存器的负相输入端连接；所述第二CML锁存器的负相输出端与所述第一CML锁存器的正相输入端连接；所述第二CML锁存器的正相输入端与所述第一CML锁存器的正相输出端连接；所述第二CML锁存器的负相输入端与所述第一CML锁存器的负相输出端连接；所述第二CML锁存器的时钟输入引脚与所述第一CML锁存器反相的时钟输入引脚连接；所述第一CML锁存器的电流输入引脚与所述第一三极管的集电极连接；所述第一三极管的发射极与所述第一恒流源的正极连接；所述第一恒流源的负极接地；所述第二CML锁存器的电流输入引脚与所述第二三极管的集电极连接；所述第二三极管的发射极与所述第二恒流源的正极连接；所述第二恒流源的负极接地；所述第一三极管的基极和所述第二三极管的基极均与所述第一反相器的输出端连接。