[发明专利]多芯片封装链路

权利要求书

1.一种多芯片封装，包括：

衬底；

第一集成电路(IC)管芯，被封装至所述衬底；

第二集成电路(IC)管芯，被封装至所述衬底并利用多芯片封装链路(MCPL)连接到所述第一集成电路(IC)管芯；

所述多芯片封装链路(MCPL)包括上游信道与下游信道，其中每一个均与一组通路相关联；

所述第一集成电路(IC)管芯包括：

CPU；以及连接所述CPU的接口；

所述接口包括：

提供物理连接的物理层(PHY)，在所述第一集成电路(IC)管芯与第二集成电路(IC)管芯之间数据通过所述物理连接传送；

所述物理层(PHY)包括：

发射机，用于将数据发送到所述第二集成电路(IC)管芯；

接收机，用于从所述第二集成电路(IC)管芯接收数据；

时钟恢复电路，用于在时域与电压域二者中对时钟信号定心，并且通过选通通路从所述第二集成电路(IC)管芯接收时钟信号；

其中为了在时域中定心，所述时钟恢复电路确定所述时钟信号的相位并且调节所述时钟信号的相位；以及

其中为了在电压域中定心，所述时钟恢复电路调节参考电压；

所述时钟恢复电路使用每个通路的多个数据采样器，按照所述参考电压和所述时钟信号，对数据信号进行采样。

2.如权利要求1所述的多芯片封装，其中所述参考电压被应用于所述通路。

3.如权利要求1所述的多芯片封装，其中所述PHY使用单端信令在所述通路上发送和接收数据。

4.如权利要求1-3之一所述的多芯片封装，其中为每个通道群设置单个时钟恢复电路和单个电压调节器。

5.如权利要求1-3之一所述的多芯片封装，其中

通过所述MCPL，将所述第二集成电路(IC)管芯的PHY的发射机耦合到所述第一集成电路(IC)管芯的PHY的接收机，以及其中

通过所述MCPL，将所述第二集成电路(IC)管芯的PHY的接收机耦合到所述第一集成电路(IC)管芯的PHY的发射机。

6.如权利要求1-3之一所述的多芯片封装，其中

所述接口还包括事务层与链路层，

其中所述链路层用于基于要发送到所述第二集成电路(IC)管芯的数据生成16位循环冗余校验(CRC)值。

7.如权利要求1-6之一所述的多芯片封装，其中所述CPU包括至少一个处理核。

8.如权利要求1-7之一所述的多芯片封装，其中所述第二集成电路(IC)管芯包括集成存储器控制器，以将所述第二集成电路(IC)管芯耦合到系统存储器。

9.如权利要求8所述的多芯片封装，其中所述第二集成电路(IC)管芯包括输入/输出(I/O)接口，以将所述第二集成电路(IC)管芯与所述第一集成电路(IC)管芯耦合到I/O设备。

10.如权利要求1-9之一所述的多芯片封装，其中，

每个数据通路设置有单独的使能，以便未使用的数据通路可被忽略；

其中所述群之间的通路可以不同，以允许它们作为带宽减少端口操作。

11.一种装置，包括：

p个硬计算块，其中，每个硬计算块用于提供n个数据通路并且具有固定路由，并且其中，所述p个硬计算块用于提供h＝n*p个能够利用的硬计算通路；以及

至少一个软计算块，所述至少一个软计算块包括能够路由的逻辑，并且提供k个数据通路，其中，k≠h。

12.根据权利要求11所述的装置，其中，所述数据通路中的至少一些数据通路具有单独的使能，并且其中，k-h个通路要被禁用。