[发明专利]半导体器件及其形成方法

说明书

本发明的实施例涉及一种半导体器件，包括：衬底；两个源极/漏极(S/D)区，位于衬底上方；沟道区，位于两个S/D区之间，并且包括半导体材料；沉积的电容器材料(DCM)层，位于沟道区上方；介电层，位于DCM层上方；以及金属栅极电极层，位于介电层上方。本发明的实施例还涉及一种形成半导体器件的方法。

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)产业经历了快速的增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都比前一代具有更小和更复杂的电路。在IC发展的过程中，通常功能密度(即，每个芯片区域的互连器件的数量)增加了，而几何尺寸(即，可以使用制造工艺产生的最小部件(或者导线))却减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。这种缩小也增加了处理和制造IC的复杂性。

例如，随着器件的缩小，每个器件占位的器件电容正在减小。对于需要电容器的设计(例如模拟去耦电容器或者去耦电容)而言，这意味着与前几代产品相比需要为电容器投入更多的面积，以在更小的工艺节点中提供相同的电容。因此，虽然晶体管在相同节点中按比例进行了缩小，但是通常还是期望在先进工艺节点中能够为每个器件占位提供更大的电容。

发明内容

根据本发明的一个方面，提供了一种半导体器件，包括：衬底；两个源极/漏极(S/D)区，位于衬底上方；沟道区，位于两个源极/漏极区之间，并且包括半导体材料；沉积的电容器材料(DCM)层，位于沟道区上方；介电层，位于沉积的电容器材料层上方；以及金属栅极电极层，位于介电层上方。

根据本发明的另一个方面，提供了一种半导体器件，包括：衬底；第一器件，位于衬底的第一区上方；其中，第一器件包括：两个第一源极/漏极(S/D)区、位于两个第一源极/漏极区之间的半导体材料的第一沟道区、直接位于第一沟道区上方的第一介电层以及位于第一介电层上方的第一栅极电极层；以及第二器件，位于衬底的第二区上方；其中，第二器件包括：两个第二源极/漏极区；半导体材料的第二沟道区，位于两个第二源极/漏极区之间；沉积的电容器材料(DCM)层，位于第二沟道区正上方；第二介电层，直接位于沉积的电容器材料层上方；以及第二栅极电极层，位于第二介电层上方。

根据本发明的又一个方面，提供了一种形成半导体器件的方法，包括：在衬底上方提供第一结构和第二结构，其中，第一结构和第二结构中的每一者包括：两个源极/漏极(S/D)区、位于两个源极/漏极区之间的沟道区、位于沟道区上方的牺牲介电层、位于牺牲介电层上方的牺牲栅极、位于牺牲栅极的侧壁上的栅极间隔件以及位于两个源极/漏极区上方和栅极间隔件的侧壁上方的层间介电(ILD)层；部分地凹进第一结构和第二结构中的每一者中的牺牲栅极，而未暴露牺牲介电层；形成覆盖第一结构并且暴露第二结构的第一图案化掩模；当第一结构由第一图案化掩模的至少部分覆盖时，从第二结构去除牺牲栅极；当第一结构中的牺牲介电层由牺牲栅极的至少部分覆盖时，从第二结构去除第一图案化掩模和牺牲介电层；以及在第一结构中的牺牲栅极的部分上方和第二结构中的沟道区上方沉积电容器材料的层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的各个方面的集成电路(IC)的逻辑器件和电容器的简化俯视图；

图2a和图2b示出了根据一个实施例的图1的逻辑器件的一部分的截面图；

图3a和图3b示出了根据一个实施例的图1的电容器的一部分的截面图；

图4a是根据本发明的各个方面的另一个电容器的简化俯视图；

图4b、图4c、和图4d示出了根据一个实施例的图4a的电容器的一部分的截面图；