[发明专利]Cache RAM与Retention RAM数据交换控制器及实现方法

说明书

本发明公开了一种Cache RAM与Retention RAM数据交换控制器及实现方法，该数据交换控制器设于Cache RAM与Retention RAM之间，包括主控制状态机、数据搬运过滤判断模块、缓存模块、存储访问端口控制模块、寄存器文件、RAM端口以及接口模块。该数据交换控制器通过数据搬运过滤判断模块对预搬运的数据进行过滤，只搬运有效数据，减少了搬运次数，加速了数据交换过程，节约了系统带宽和功耗，通过RAM端口的设置，可以直接将数据从一个RAM搬运到另一个RAM中，无需特别复杂的数据包转换，高效简洁，该数据交换控制器结构简单，占用资源少，应用于系统睡眠唤醒场景时，节省传输带宽，加速上下电过程，提升了用户体验。

技术领域

本发明涉及SOC芯片设计及数据交换技术领域，更具体的说是涉及一种 CacheRAM与Retention RAM数据交换控制器及数据换入、换出实现方法。

本发明已要求了申请日为2020.05.11，申请号为202010393144.3，名称为CacheRAM与Retention RAM数据交换控制器及实现方法的发明专利申请的优先权。

背景技术

目前，随着物联网和嵌入式系统对低成本，大容量外部存储需求的扩大，通过增加专用的cache控制器对低速外部存储数据进行缓存逐渐成为一种主流的技术方案。根据数据/指令调用的空间局部性和时间局部性原则，通过 Cache控制器可减少数据/指令频繁的调入调出，加快访问速度。然而在实际应用中，系统休眠时，Cache RAM中的数据会直接丢失。现有的解决方案是在系统休眠时通过AHB总线和Retention RAM对Cache RAM中的数据换入和换出。

但是，常规的方式在进行数据搬运时，需要进行RAM接口到AHB接口，再从AHB接口到RAM接口的二次转换过程。进行了不必要的数据包转换，造成了系统带宽的浪费和时间延迟，同时，在常规方案中，Cache RAM数据的换入换出需要对整体的数据全部逐项进行搬运，而实际应用中，Cache RAM中存在大量的无效数据项，例如对应的条目未填入有效数据或者对应的数据项已经无效。在此情况下，对这些数据进行换入换出，浪费了系统大量的带宽和功耗，用户体验效果差。

因此，如何提供一种能够简化Cache RAM与Retention RAM数据交换过程、提高CPU以及总线的数据搬运效率、缩短上下电时间的方案是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种Cache RAM与Retention RAM数据交换控制器，该数据交换控制器结构简单，占用资源少，可缩短系统上下电时间，解决了现有的Cache RAM与Retention RAM数据交换方案过程复杂、CPU以及总线的数据搬运效率低，用户体验效果差的问题。

为了实现上述目的，本发明采用如下技术方案：

第一方面，本发明公开了一种Cache RAM与Retention RAM数据交换控制器，该数据交换控制器设于Cache RAM与Retention RAM之间，包括：

主控制状态机，所述主控制状态机用于控制数据搬运过程；

数据搬运过滤判断模块，所述数据搬运过滤判断模块与所述主控制状态机连接，用于判断数据是否需要执行搬运；

缓存模块，所述缓存模块与所述数据搬运过滤判断模块连接，用于缓存 TAG内容和所搬运的cache line数据；

存储访问端口控制模块，所述存储访问端口控制模块分别与缓存模块和主控制状态机连接，用于对各个端口进行读写控制；

寄存器文件，所述寄存器文件分别与所述主控制状态机和所述数据搬运过滤判断模块连接，用于存储寄存器配置命令；

RAM端口，所述RAM端口一端与所述存储访问端口控制模块连接，其另一端与外部的Cache RAM或Retention RAM连接；以及