[发明专利]一种芯片的可测试性架构

说明书

本发明公开了一种芯片的可测试性架构，涉及集成电路技术领域。本发明所提供的可测试性架构包括测试逻辑模块和功能逻辑模块，所述测试逻辑模块包括独立测试单元和混合测试单元，所述独立测试单元和所述功能逻辑模块相互分离；所述可测试性架构具有功能模式和测试模式，在所述功能模式下，所述独立测试单元的供电被断开；在测试模式下，所述独立测试单元、所述混合测试单元、所述功能逻辑模块的供电处于接通状态。本发明在使用时钟门控降低可测试设计芯片动态功耗的基础上，通过多电源域的方法，对测试逻辑模块断电，达到大幅度减少静态功耗的目的，使得芯片的工作时的总体功耗更低。

【技术领域】

本发明涉及集成电路技术领域，具体涉及一种芯片的可测试性架构。

【背景技术】

如今，随着集成电路规模和复杂度的增加、芯片中引脚的相对门数的减少，电路的可控性和可观测性大幅度降低。传统的测试方法难以全面、有效地验证复杂集成电路设计制造的正确性。可测试性方法的设计为这一问题提供了一种解决方案，通过适当增加一些测试专用电路，达到提高电路的可控性和可观测性的目的，从而降低电路测试的难度和复杂性，提高电路测试的效率，同时降低成本。可是，这些专门用于测试的集成电路在芯片正常工作时也产生大量功耗。而随着数字电路芯片规模和速度的不断提高，芯片的功耗也越来越高。在许多应用中，功耗已经成为芯片设计首要考虑的指标。现有的可测试设计大多采用时钟门控结构达到消除测试电路的动态功耗的目的，但是无法消除由漏电流引起的漏电流功耗，也就是静态功耗(Static Power)。尽管现今芯片的工作电压已经处于较低水平，单个MOS管的漏电流很小，但随着芯片晶体管规模的增大，有的可达几亿甚至几十亿，可测试性设计所引入的电路规模也同时增大，漏电流功耗成为可测试性芯片中功耗重要的组成部分。如何减小甚至消除可测试性集成电路的漏电流功耗，是当前不可忽略的未解难题。

【发明内容】

为解决前述问题，本发明提供了一种芯片的可测试性架构，在使用时钟门控降低可测试设计芯片动态功耗的基础上，通过多电源域的方法，对测试逻辑模块断电，达到大幅度减少静态功耗的目的，使得芯片的工作时的总体功耗更低。

为了达到上述目的，本发明采用如下技术方案：

一种芯片的可测试性架构，所述可测试性架构包括测试逻辑模块和功能逻辑模块，所述测试逻辑模块包括独立测试单元和混合测试单元，所述混合测试单元与所述功能逻辑模块相互混合，所述独立测试单元与所述功能逻辑模块相互分离；

所述可测试性架构具有功能模式和测试模式，在所述功能模式下，所述独立测试单元的供电被断开，所述混合测试单元和所述功能逻辑模块的供电处于接通状态；在测试模式下，所述独立测试单元、所述混合测试单元以及所述功能逻辑模块的供电处于接通状态。

可选的，所述可测试性架构具有测试电源域和功能电源域，所述独立测试单元在所述测试电源域内由VDD_test供电，所述混合测试单元和所述功能逻辑模块在所述功能电源域内由VDD_func供电。

可选的，所述可测试性架构还包括power switch controller单元和powerswitch cells单元，所述power switch controller单元与所述power switch cells单元信号连接，在功能模式下，所述power switch controller单元向所述power switch cells单元发出关断控制信号，所述power switch cells单元将VDD_test与所述独立测试单元之间的供电断开。

可选的，所述power switch controller单元和power switch cells单元在所述功能电源域内由VDD_func供电。

可选的，所述power switch cells单元具有输入端和输出端，所述输入端连接VDD_func，所述输出端连接VDD_test。