[发明专利]一种数字化锁场系统和数字化锁场方法

权利要求书

1.一种数字化锁场系统，包括锁收发电路、锁前置放大器、核磁探头、以及Z0匀场线圈，锁收发电路通过通信接口分别与外部客户端、锁收发电路、锁前置放大器、核磁探头、以及Z0匀场线圈电连接，核磁探头和Z0匀场线圈设置于主磁场的中心，其特征在于，

锁收发电路包括FPGA控制器、锁发射通道、锁接收通道、以及Z0电流输出模块；

FPGA控制器分别与锁发射通道、锁接收通道、Z0电流输出模块电连接；

Z0电流输出模块包括第一数模转换器、第二数模转换器、第一电阻、第二电阻、第三电阻、第四电阻、电压-电流转换电路；

第一数模转换器的一端和第二数模转换器的一端分别与FPGA控制器电连接，电压-电流转换电路与Z0匀场线圈电连接。

第一数模转换器的一端与FPGA控制器电连接，第二数模转换器的一端与FPGA控制器电连接。

第一数模转换器的另一端与第一电阻的一端电连接；

第二数模转换器的另一端与第二电阻的一端电连接；

第一电阻的另一端、第二电阻的另一端、电压-电流转换电路的输入端与第三电阻的一端电连接；

电压-电流转换电路的输出端通过Z0匀场线圈与第三电阻的另一端、以及第四电阻的一端电连接，第四电阻的另一端接地。

2.一种数字化锁场方法，是应用在根据权利要求1所述的数字化锁场系统中，其特征在于，所述数字化锁场方法包括以下步骤：

(1)从客户端接收用户输入的数字化锁场系统工作参数，包括Z0基础值D_Z0、锁中心频率f₀，并将锁发射通道和锁接收通道的工作频率设置为锁中心频率f₀；

(2)控制锁发射通道输出一个频率为f₀的发射脉冲，进而生成锁信号，并控制锁接收通道经由锁前置放大器接收该锁信号，其中该锁信号的频率为f_Lock；

(3)控制锁接收通道的ADC 231对锁信号f_Lock进行模数转换，将模数转换后的锁信号f_Lock进行数字正交下变频处理，从而分别得到锁实部数据和锁虚部数据；

(4)对步骤(3)得到的锁实部数据和锁虚部数据分别进行采样处理，以分别得到采样后的锁实部数据和锁虚部数据，并使用低通滤波算法对采样后的锁实部数据和锁虚部数据进行滤波处理，以分别得到滤波后的锁实部数据和锁虚部数据；

(5)对滤波后的锁实部数据和锁虚部数据分别进行快速傅里叶变换，以分别得到锁实部频谱和锁虚部频谱，并将锁实部频谱的相位调整为0°；

(6)获取步骤(5)相位调整后的锁实部频谱对应的锁误差频率Δf，并判断锁误差频率Δf是否小于阈值，如果是则将锁场系统设置为锁定状态，并进入步骤(7)，否则将锁场系统设置为失锁状态，并进入步骤(7)；

(7)利用PID算法对锁实部频谱对应的锁误差频率Δf进行计算并用低通滤波器对计算结果进行滤波处理，以得到误差数据D_Err，并对正反向参数和误差数据D_Err进行乘法运算，从而得到新的误差数据D′_Err；

(8)判断步骤(7)得到的运算结果D′_Err是否位于最大锁误差通道数值范围[-Max_Err，Max_Err]，若是则进入步骤(9)，否则对Z0基础值D_Z0和新的误差数据D′_Err进行更新，以得到更新后的Z0基础值D′_Z0和误差数据D″_Err，然后进入步骤(10)；

(9)将第一数模转换器和第二数模转换器的电压控制值分别设置为Z0基础值D_Z0和步骤(7)得到的运算结果D′_Err，然后进入步骤(11)；

(10)将第一数模转换器和第二数模转换器的电压控制值分别设置为步骤(8)更新后的Z0基础值D′_Z0和误差数据D″_Err；

(11)重复执行上述步骤(2)至(10)，直至接收到来自客户端的锁场结束命令为止，过程结束。