[发明专利]针对基于PMOS的开关的过电压保护电路在审
申请号: | 202011294900.3 | 申请日: | 2020-11-18 |
公开(公告)号: | CN112910448A | 公开(公告)日: | 2021-06-04 |
发明(设计)人: | M·库马尔;R·库马尔;N·德曼吉 | 申请(专利权)人: | 意法半导体(鲁塞)公司;意法半导体国际有限公司 |
主分类号: | H03K17/08 | 分类号: | H03K17/08;H02H7/20;H02H3/20 |
代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 罗利娜 |
地址: | 法国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 针对 基于 pmos 开关 过电压 保护 电路 | ||
本公开的实施例涉及针对基于PMOS的开关的过电压保护电路。集成电路包括过电压保护电路。过电压保护电路检测集成电路焊盘处的过电压事件。过电压保护电路生成最大电压信号,该最大电压信号是焊盘处电压、以及集成电路的供应电压中的较大项。当过电压事件存在于焊盘上时,过电压保护电路通过向PMOS晶体管的栅极供应最大电压信号,禁用被耦合到焊盘的PMOS晶体管。
技术领域
本公开涉及集成电路的领域。本公开更具体地涉及针对集成电路的过电压保护。
背景技术
集成电路包括晶体管。晶体管可以具有非常小的特征,该非常小的特征如果承受高电压,则很容易损坏。附加地,集成电路通常包括焊盘或端子。在一些情况下,静电电荷能够在焊盘或端子处积累,从而导致在焊盘或端子处的静电放电或其他类型的过电压事件。如果集成电路内的晶体管接收静电放电,或者以其他方式承受来自焊盘或端子的高电压,晶体管可能将损坏。
发明内容
一个实施例是集成电路,该集成电路包括焊盘、被耦合到焊盘的PMOS晶体管、以及最大电压生成器,该最大电压生成器被配置为生成最大电压,该最大电压是焊盘上的焊盘电压、以及集成电路的供应电压中的较大项。该集成电路包括栅极关断电路,该栅极关断电路被配置为响应焊盘上的过电压事件,通过向PMOS晶体管的栅极端子供应最大电压信号,禁用PMOS晶体管,该PMOS晶体管被耦合到焊盘。
一个实施例是一种方法,该方法包括:生成触发信号,该触发信号指示集成电路的焊盘处的过电压事件,以及生成最大电压信号,该最大电压信号对应于焊盘电压和供应电压中的较大项。该方法包括:响应触发信号,通过向PMOS晶体管的栅极端子提供最大电压信号,禁用PMOS晶体管,该PMOS晶体管被耦合到焊盘。
一个实施例是一种方法,该方法包括:接收集成电路的焊盘处的焊盘电压,以及如果焊盘电压高于集成电路的供应电压,生成最大电压信号,该最大电压信号是焊盘电压。该方法包括:如果焊盘电压高于供应电压,向第一PMOS晶体管的栅极端子供应最大电压信号,第一PMOS晶体管被耦合到焊盘。
附图说明
图1是根据一个实施例的集成电路的框图。
图2是根据一个实施例的过电压检测电路的示意图。
图3是根据一个实施例的最大电压生成器的示意图。
图4是根据一个实施例的栅极关断电路的示意图。
图5是根据一个实施例的模拟开关电路的示意图。
图6是根据一个实施例的I/O驱动器的示意图。
图7是根据一个实施例的用于保护集成电路的过程的流程图。
图8是根据一个实施例的用于保护集成电路的过程的流程图。
具体实施方式
图1是根据一个实施例的集成电路的框图。集成电路100包括I/O焊盘102、模拟开关电路104、核心106、I/O驱动器108、预驱动器块110、以及过电压保护电路112。
I/O焊盘102是集成电路100的端子。I/O焊盘102从集成电路100外部的设备接收数据和其他信号。I/O焊盘还向集成电路100外部的设备提供数据和其他信号。
I/O焊盘102可以经由引线接合连接到引线框的引脚。数据可以经由引脚被提供给集成电路100,并且可以经由引脚从集成电路100接收。在不背离本公开的范围的情况下,其他类型的连接可以用于支持外部设备与I/O焊盘102通信。
核心106处理经由I/O焊盘102接收的数据。核心106可以包括处理电路装置。核心106可以包括将数据写入到存储器的电路装置、以及从存储器读取数据的电路装置。核心106可以包括执行软件指令的电路装置。
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