[发明专利]带自检查功能的IO PAD自动化布局的方法

说明书

本发明公开了一种带自检查功能的IO PAD自动化布局的方法，其特征在于，包括：步骤一：读写填写好的配置文件；步骤二：根据所述配置文件，生成IO PAD DEF文件和pin‑assignment表格文件；步骤三：检查IO PAD布局；如果检查IO PAD布局未通过，重新执行步骤一；步骤四：当IO PAD需要重新布局，调整所述配置文件中IO列表信息，重复以上步骤，生成新的IO PAD DEF文件和pin‑assignment表格文件。本发明的有益效果：可以快速高效地实现IO PAD布局，自动检查IO PAD布局的完整性、一致性以及是否违反SSO、ESD、Latch‑up设计规则，显著地提高了芯片后端物理设计的效率。

技术领域

本发明涉及芯片设计领域，具体涉及一种带自检查功能的IO PAD自动化布局的方法。

背景技术

传统的IO PAD布局的方式是在后端实现的工具里手动布局或手动编辑后端实现工具支持的IO PAD文件来实现。随着集成电路产业的快速发展，芯片的集成度按照摩尔定律在不断增加、规模越来越大、功能也变得越来越复杂，导致芯片的IO PAD数量变得越来越多，规模达到成百上千个，这就对芯片IO PAD布局的方法提出了更高的要求，针对系统芯片的IO PAD布局开发一种带有自检查功能的自动化流程将会极大的提高芯片后端物理设计的效率。

传统技术存在以下技术问题：

在整个芯片物理实现的过程中，随着前端设计的不断完善或者调整、后端顶层布局的调整或者芯片封装设计的调整等都需要IO PAD布局做出相应的调整，因此IO PAD布局是一个不断迭代、多次优化收敛的过程，传统的IO PAD布局的方式有很大的缺陷，每次IOPAD布局的调整都需要重新编辑IO PAD文件，工作量巨大、重复、冗繁需要花费大量的人力、时间并且效率低下，极易出现错误并难以及时检查纠错，严重影响芯片物理设计的质量和工程收敛时间。

发明内容

本发明要解决的技术问题是提供一种带自检查功能的IO PAD自动化布局的方法，IO PAD布局完成后，通过脚本检查IO PAD布局的完整性、一致性以及是否违反SSO、ESD、Latch-UP等规则，显著提高芯片后端物理设计的效率。

为了解决上述技术问题，本发明提供了一种带自检查功能的IO PAD自动化布局的方法，包括：

步骤一：读写填写好的配置文件；

步骤二：根据所述配置文件，生成IO PAD DEF文件和pin-assignment表格文件；

步骤三：检查IO PAD布局，所述检查IO PAD布局包括检查IO PAD布局的完整性、检查IO PAD布局的一致性、检查IO PAD布局的每个IO域是否遵守SSO仿真的结果、检查IO PAD布局是否满足ESD的要求、检查IO PAD布局是否满足Latch-UP规则的要求；如果检查IO PAD布局未通过，重新执行步骤一；

步骤四：当IO PAD需要重新布局，调整所述配置文件中IO列表信息，重复以上步骤，生成新的IO PAD DEF文件和pin-assignment表格文件。

本发明的有益效果：

可以快速高效地实现IO PAD布局，自动检查IO PAD布局的完整性、一致性以及是否违反SSO、ESD、Latch-up设计规则，显著地提高了芯片后端物理设计的效率。

在其中一个实施例中，生成所述填写好的配置文件，具体包括以下步骤：

认真阅读所用IO PAD的相关文档，理解IO PAD的结构、电气性能和应用规则；所述应用规则包括ESD和Latch-up；将ESD、Latch-up量化并填写在所述配置文件中；