[发明专利]半导体器件及其制备方法

说明书

本发明提供一种半导体器件及其制备方法，半导体器件包括：半导体衬底；阱区设置在半导体衬底中；栅极设置于半导体衬底上，且栅极在半导体衬底的厚度方向上与阱区的一部分重叠，以在阱区中定义沟道区；重掺杂源极区及重掺杂漏极区设置在阱区中，且位于沟道区的两侧，轻掺杂漏区设置在阱区中，且位于重掺杂源极区与沟道区之间及重掺杂漏极区与沟道区之间；栅氧化层设置在半导体衬底上，位于栅极与阱区之间，且在半导体衬底的厚度方向上栅氧化层与轻掺杂漏区至少部分重叠；隔离层设置在轻掺杂漏区与栅氧化层之间，隔离层的导电类型与轻掺杂漏区的导电类型互补。本发明减小了界面缺陷对轻掺杂漏区的影响，提高了半导体器件的可靠性等性能。

技术领域

本发明涉及集成电路领域，尤其涉及一种半导体器件及其制备方法。

背景技术

对于HV MOS器件，例如HV NMOS(高压NMOS)或HV PMOS(高压PMOS)，LDD(轻掺杂漏区)上方Si/SiO₂界面在电学应力(stress)过程中产生界面缺陷(interface trap)，会对LDD浓度构成影响。例如，热载流子注入(Hot Carrier Injection，HCI)应力下产生的界面缺陷会对LDD浓度构成影响，引起器件的阈值电压、迁移率，跨导等参数发生变化，导致漏极电流减小和器件的退化。

因此，亟需一种新型的半导体器件及其制备方法，以克服上述缺陷。

发明内容

本发明所要解决的技术问题是，提供一种半导体器件及其制备方法，其能够减小电学应力过程中产生界面缺陷对轻掺杂漏区的影响，提高半导体器件性能。

为了解决上述问题，本发明提供了一种半导体器件，其包括：半导体衬底；阱区，设置在所述半导体衬底中；栅极，设置于所述半导体衬底上，且所述栅极在所述半导体衬底的厚度方向上与所述阱区的一部分重叠，以在所述阱区中定义沟道区；重掺杂源极区及重掺杂漏极区，设置在所述阱区中，且位于所述沟道区的两侧，轻掺杂漏区，设置在所述阱区中，且位于所述重掺杂源极区与所述沟道区之间及所述重掺杂漏极区与所述沟道区之间；栅氧化层，设置在所述半导体衬底上，位于所述栅极与所述阱区之间，且在所述半导体衬底的厚度方向上所述栅氧化层与所述轻掺杂漏区至少部分重叠；隔离层，设置在所述轻掺杂漏区与所述栅氧化层之间，所述隔离层的导电类型与所述轻掺杂漏区的导电类型互补。

可选地，所述隔离层的掺杂浓度小于所述轻掺杂漏区的掺杂浓度。

可选地，所述隔离层由在所述轻掺杂漏区与所述栅氧化层接触界面处对所述轻掺杂漏区掺杂而成。

可选地，所述隔离层的导电类型与所述阱区的导电类型相同，且所述隔离层的掺杂浓度小于所述阱区的掺杂浓度。

可选地，所述隔离层的厚度小于所述轻掺杂漏区的厚度。

可选地，所述半导体器件为高压半导体器件。

本发明还提供一种半导体器件的制备方法，其包括如下步骤：提供一半导体衬底；在所述半导体衬底中形成阱区；在所述半导体衬底上形成栅极氧化层及栅极，所述栅极在所述半导体衬底的厚度方向上与所述阱区的一部分重叠，以在所述阱区中定义沟道区，所述栅极氧化层位于所述栅极与所述阱区之间；在所述沟道区两侧形成轻掺杂漏区，在所述半导体衬底的厚度方向上，所述轻掺杂漏区与所述栅极氧化层至少部分重叠；在所述轻掺杂漏区与所述栅极氧化层之间形成隔离层，所述隔离层的导电类型与所述轻掺杂漏区的导电类型互补，在形成所述隔离层后或者在形成所述隔离层之前，在所述轻掺杂漏区外侧形成重掺杂源极区及重掺杂漏极区。

可选地，采用离子注入或者扩散掺杂的方法形成所述隔离层。

可选地，在所述轻掺杂漏区与所述栅极氧化层之间形成隔离层的方法进一步包括：在所述轻掺杂漏区与所述栅氧化层接触界面处对所述轻掺杂漏区掺杂而形成所述隔离层。

可选地，所述隔离层的掺杂浓度小于或等于所述轻掺杂漏区的掺杂浓度。