[发明专利]基于多FPGA互联的收发信号恢复方法、系统以及终端

说明书

本发明的基于多FPGA互联的收发信号恢复方法、系统及终端，应用多FPGA多SelectIO互联的系统，所述方法包括：收发双方FPGA均使用由本地DUT clk以及派生出的Strobe信号，采用固定封包结构进行收发信号管理。解决了大型同步RTL逻辑无法在多个FPGA中进行实现的问题。本发明采用FPGA的SelectIO作为底层串并转换基础，基于多个FPGA内DUT clk的产生方法(另外专利申请中)，在每个FPGA内部以验证逻辑实际运行DUT clk上升沿做Strobe信号，采用固定的封包结构，完成RTL分割后的大量跨芯片signal从一个FPGA传输到另外一个FPGA的实现。本专利方法可对大型同步逻辑RTL，在任意block边界分割到多个FPGA上的实现，保证原有设计RTL的clk cycle级的真实吞吐效率。并且FPGA还有相当快的运行速度。

技术领域

本发明涉及电气设备领域，特别是涉及一种基于多FPGA互联的收发信号恢复方法、系统以及终端。

背景技术

在用FPGA验证SOC样机阶段，logic IP规模非常庞大，特别是图像和视频相关的IP，一个FPGA资源无法实现，需要多个FPGA才能实现。基于FPGA的emulator系统，同样需要把整个DUT分割到多个FPGA上运行，RTL规模变大，而且大量运行在一个single clkdomian，为了保证RTL验证的一致性，多个FPGA上的逻辑必须跑在一个同频的clk。

现有技术中，一般的多个FPGA内部的逻辑运行在异步模式，RTL分割点一般选择具有ready/valid或者req/ack边界处，常称为逻辑代码的异步边界。这种方案无法实现同频(single clk domain)大型RTL逻辑在多个FPGA的之间协调工作。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提供一种基于多FPGA互联的收发信号恢复方法、系统以及终端，用于解决现有技术中大型同频(single clkdomain)RTL逻辑在多个FPGA上验证难点。

为实现上述目的及其他相关目的，本发明提供一种基于多FPGA互联的收发信号恢复方法，应用应用多FPGA多个SelectIO互联的系统，所述方法包括：收发双方FPGA均使用由本地DUT clk的上升沿产生的Strobe信号进行收发管理。

于本发明的一实施例中，所述方法包括：将每个本地DUT clk时钟信号的上升沿分别做一个Strobe信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的selectIO的pll0_clkout0时钟信号上升沿，发送端SelectIO按照节拍发送RTL的分割边界信号，接受端SelectIO按照pll0_clkout0的节拍查找起始Start、恢复Payload以及检查结束End。

于本发明的一实施例中，所述封包结构包括：起始Start、可多个中间payload区域D0～Dn和结束End。

于本发明的一实施例中，所述方法包括：所述收发双发的FPGA根据各自的DUTclk，使用各自FPGA产生SelectIO的pll0_clkout0上升沿采样，逻辑处理出一个pll0_clkout0脉冲宽度strobe信号，作为发送开始，此Strobe信号后发送端FPGA内的SelectIO按节拍采样发送RTL逻辑分割后边界的信号状态值记录到封包结构的payload D0～Dn中，以令接受端FPGA内的SelectIO按节拍查找恢复出信号。

于本发明的一实施例中，所述方法包括：所述收发双发的FPGA根据各自的DUTclk，使用各自FPGA产生SelectIO的pll0_clkout0上升沿采样，逻辑处理出一个pll0_clkout0脉冲宽度strobe信号，作为接收开始，并基于和发送端约定的封包结构，开始在每个pll0_clkout0cycle时钟信号上升沿查找Start，恢复D0～Dn，检查结束END。