[发明专利]用于数字信号、特别是用于时钟信号的延时电路

说明书

本发明涉及用于数字信号(3)、特别是用于时钟信号的延时电路(1)，该延时电路(1)包括：输入(2)，用于数字信号(3)；振荡器(4)，用于生成内部时钟信号(5)；至少一个延迟信道(6)，基于内部时钟信号(5)向数字输入信号(3)添加一定的延迟；以及输出(7)，用于延迟的数字信号(8)。

技术领域

本发明涉及用于数字信号、特别是用于时钟信号的延时电路。

背景技术

延时电路被广泛地应用于电子电路中，例如用于延迟电子电路的时钟信号。根据现有技术已知的延时电路通常使用电阻器-电容器(RC)部件在输入信号与延迟的输出信号之间产生延时。然而，RC部件的使用在最小脉冲宽度和操作频率上有限制。这些延时电路还会在工艺角和温度角上产生较大变化，这需要在制造过程中修整部件，这引入了更高的制造成本。

根据现有技术已知的其它架构，如延迟锁定回路(DLL)电路，复杂且昂贵。由于复杂性，这些电路关于所需的芯片尺寸而具有较大的面积。

发明内容

本发明的目标是提供一种延时电路，该延时电路简单并且容易制造、需要的空间最小、具有最小的功耗并且可以在较宽的频率范围上使用，特别是高频。

根据本发明，该目标由用于数字信号、特别是用于时钟信号的延时电路解决，该延时电路包括：

输入，用于数字信号；

振荡器，用于生成内部时钟信号；

至少一个延迟信道，基于内部时钟信号向数字输入信号添加一定的延迟；以及

输出，用于所延迟的数字信号。

根据本发明的延时电路包括用于生成内部时钟信号的振荡器。该内部时钟信号由至少一个延迟信道使用以产生一定的延时。因为至少一个延迟信道的延迟基于内部时钟信号并且不基于RC部件，因此根据本发明的延时电路在输入处可以支持更高的输入频率。通常所支持的输入频率仅涉及由振荡器产生的内部时钟信号的频率。所产生的延时必须小于最大支持频率的时间段，因为否则下个输入脉冲就会在先前的脉冲被延迟之前到达并且下个脉冲就会被错过。因此，最大支持频率为由延时电路产生的1/T_delay。此外，根据本发明的延时电路容易制造，所需的空间最小，并且针对振荡器和至少一个延时信道所需的功率也受到限制。

根据本发明的优选变型，延时电路包括多个延迟信道，其中每个延迟信道基于内部时钟信号向数字输入信号的一部分添加一定的延迟，并且其中所延迟的数字信号是由多个延迟信道对输入信号的所延迟的部分的聚合。

根据本发明，输入信号被分为多个部分并且被分配到针对延时电路的不同信道。输入信号的部分有利地是数字输入信号的单独的脉冲。例如，延时电路包括两个延迟信道，使得数字输入信号的入射脉冲交替地分别依次被分配到两个或更多的延迟信道。因此，最大支持频率变成双倍或者针对更多的延迟信道进一步增强。支持频率可以通过使用更多延迟信道进一步增加。输入信号的所延迟的部分(即所分配的脉冲)被聚合在输出处以产生总延迟信号。

依据本发明的变型，多个延迟信道具有相同或不同的延迟。如果多个延迟信道具有相同的延迟，那么输入信号的部分(即脉冲)被相等的分配到多个信道，并且如果多个延迟信道具有不同的延迟，那么输入信号的部分被优选地不相等地分布到多个信道，特别是以使聚合的输出信号为输入信号的延迟版本的比率。

在本发明的变型中，延迟信道的一定延时是可调节的，特别是对于每个延迟信道。延迟信道的一定的延迟例如通过改变内部时钟信号的分割率来调节。通过调节延迟信道的一定的延迟，根据本发明的延时电路可以针对不同的应用定制。

根据本发明的变型，延时电路还包括延迟选择器，该延迟选择器用于调节至少一个延迟信道的一定的延迟。延迟选择器例如可以调节针对每个延迟信道的内部时钟信号的分割率。