[发明专利]一种基于冗余ODDS数的十进制4:2压缩器结构

说明书

本发明公开了一种基于冗余ODDS数的十进制4:2压缩器结构，属于计算、推算或计数的技术领域，尤其涉及一种应用于高性能十进制乘法器的部分积压缩模块。该压缩器包括由4个二进制4:2压缩器构成的第一级压缩模块，由3个二进制3:2压缩器构成的第二级压缩模块和由编码转换方块构成的第三级压缩模块组成，采用分级压缩和无进位叠加拆分技术的压缩方法实现了ODDS操作数的4:2压缩，压缩比是2:1，其规整的压缩结构减少了十进制乘法运算系统的复杂度，并提高了系统的性能。

技术领域

本发明公开了一种基于冗余ODDS(Overloaded Decimal Digit Set,超载十进制数集)数的十进制4:2压缩器结构，涉及数字系统设计技术，涉及计算机算术运算单元的设计，属于计算、推算或计数的技术领域，尤其涉及一种应用于高性能十进制乘法器的部分积压缩模块。

背景技术

二进制算术运算被广泛应用于微处理器、数字信号处理器，但十进制小数计算普遍存在于计算机用户的各种运算当中，由于二进制与十进制的转换过程中不可避免地存在误差和舍入，无法满足商业计算、金融分析、税率计算、会计、保险等领域对十进制算术运算的精度要求，因此设计出高性能的十进制算术运算单元正在成为研究的热点。2008年发行的IEEE 754标准修订版本(IEEE754-2008)包括了十进制浮点运算单元(Decimal FloatPoint Unit,DFPU)的十进制64精度(16×16-digit，被乘数和乘数的字长d＝16-digit)和128精度(34×34-digit，d＝34-digit)格式和规范，目前，IBM面向工作站和服务器的Power6、Z系列的微处理器和富士通SparcX微处理器等已经嵌入了符合IEEE754-2008标准的十进制浮点算术运算硬件单元。针对IEEE754-2008标准，2019年IEEE给出了最新版的浮点算数草拟标准(IEEE754-2008标准的修订)，该标准详细说明了二进制和十进制浮点算术的转换、算术格式和方法。十进制定点乘法器是最基础的十进制算术运算单元，采用硬件实现高性能十进制乘法器受到越来越多的关注。

ODDS数具有以下两个特点：(1)冗余ODDS数的数值范围为[0,15]，代表的十进制数制范围更广；(2)ODDS编码遵循二进制数的表示形式，一些二进制算术运算的规则在ODDS编码系统中同样适用，因此在十进制算术运算单元中采用ODDS编码可提高运算效率。

十进制乘法运算包括部分积产生、部分积压缩树和最终积产生三个部分，其中，十进制部分积压缩树在整个十进制乘法器结构中规模最大、耗时最多，因此构建出高性能的十进制压缩器对十进制乘法器的设计至关重要。目前性能最佳的部分积产生电路包括：(a)基于BCD-4221/5211编码的部分积产生电路；(b)基于ODDS编码的部分积产生电路。基于BCD-4221编码的部分积阵列产生电路在产生难倍数3X(X为十进制乘法运算的被乘数)时，需通过十进制加法器将X和2X相加，十进制加法器存在长进位链问题。基于ODDS编码的部分积阵列产生电路不存在长进位链的问题，因此速度较快，因此，本申请旨在设计一种基于冗余ODDS数的十进制4:2压缩器，即一个十进制4:2压缩器能够将4个ODDS操作数压缩至2个，以解决目前通过2个2:1ODDS压缩器实现的4:2压缩器结构高复杂度的技术问题。

发明内容

本发明的发明目的是针对上述背景技术的不足，提供了一种基于冗余ODDS数的十进制4:2压缩器结构，实现了结构简单和规则的基于冗余ODDS数的十进制4:2压缩器的算法和电路，采用分级压缩和拆分技术解决了4:2十进制压缩器的无进位叠加进位传递的技术问题。

本发明为实现上述发明目的采用如下技术方案：

本发明提出的十进制4:2压缩器通常用于ODDS部分积压缩树的设计中，该电路结构由3级压缩构成：由4个二进制4:2压缩器和一个+6转换电路构成的第一级压缩模块，由三个二进制3:2压缩器构成的第二级压缩模块以及由编码转换方块构成的第三级压缩模块，可以将4个ODDS操作数压缩至2个ODDS数。

设4个ODDS操作数分别为和