[发明专利]半导体器件和集成电路结构

说明书

本发明涉及半导体器件和集成电路结构。其中，半导体器件可包括：半导体衬底；位于半导体衬底上方的嵌入式外延源极区，具有倾斜侧壁；位于半导体衬底上方的嵌入式外延漏极区，具有倾斜侧壁；第一纳米线，从嵌入式外延源极区延伸到嵌入式外延漏极区；第二纳米线，从嵌入式外延源极区延伸到嵌入式外延漏极区，第二纳米线与第一纳米线相比更靠近半导体衬底，至少大部分第二纳米线位于第一纳米线与半导体衬底之间；第一栅极电介质层，位于第一纳米线的至少一部分的周围；第二栅极电介质层，位于第二纳米线的至少一部分的周围；以及栅极电极，在第一纳米线的至少一部分以及第二纳米线的至少一部分的周围设置在第一栅极电介质层和第二栅极电介质层上方。

本申请是申请日为2011年12月23、发明名称为“非平面栅极全包围器件及其制造方法”的申请号为201611070116.8专利申请(下文称“子案”)的分案申请。

本申请是在国家知识产权局认为上述子案不符合单一性要求的情况下提出的，具体涉及所述子案的第二次审查意见通知书，其发文日为2020年10月12日、发文序号为2020093002494700。

此外，上述子案是第201180076433.X号专利申请(下文称“母案”)的分案申请，该母案的申请日是2011年12月23，发明名称是非平面栅极全包围器件及其制造方法。

技术领域

本发明的实施例涉及半导体器件领域，更具体地，涉及非平面栅极全包围器件及其制造方法。

背景技术

集成器件制造商不断收缩晶体管器件的特征尺寸，以实现更大的电路密度和更高的性能，对于下一代器件，需要增强晶体管驱动电流，同时减小短沟道效应，例如寄生电容和截止状态泄漏。增大晶体管驱动电流的一个方式是使用高载流子迁移率半导体材料以形成沟道。沟道中的高载流子迁移率支持较高晶体管驱动电流。载流子迁移率是载流子在外部单位电场下流入半导体材料的速度的测量。半导体基体上的过程感应应力(有时称为应力)是增大驱动电流的另一个方式。在半导体基体上感应应力增强了载流子迁移率，从而增大了晶体管器件中的驱动电流。

诸如三栅极晶体管的非平面晶体管是半导体工艺中用于控制短沟道效应的最近发展。就三栅极晶体管来说，栅极与沟道区的三个侧相邻。因为栅极结构围绕三个表面上的鳍状物，晶体管基本上具有三个栅极，控制通过鳍状物或沟道区的电流。由于更陡峭的亚阈值电流摆动(SS)和较小的漏极感应势垒降低(DIBL)，这三个栅极允许鳍状物中更充分的耗尽，导致较小的短沟道效应。不幸的是，第四个侧，沟道的底部远离栅极电极，因而不受附近的栅极控制。由于晶体管尺寸不断缩小到亚20-25nm技术节点，在源极与漏极之间的寄生泄漏路径对于三栅极晶体管成为了问题。

附图说明

在附图的图中示例性而非限制性地示出了本公开内容的实施例，其中：

图1A至1D示出了根据本发明实施例的具有嵌入式外延层源极区和漏极区的非平面栅极全包围器件。

图1E是没有嵌入式源极区和漏极区的非平面栅极全包围器件的图示。

图2是根据本发明实施例的表示形成非平面栅极全包围器件的方法中的步骤的流程图。

图3A至3M示出了根据本发明实施例的表示形成非平面栅极全包围器件的方法中的步骤的三维试图和二维视图。

图4示出了根据本发明的一个实现方式的计算设备400。

具体实施方式