[发明专利]一种基于4管存储的存储单元、存储阵列及存内计算装置

说明书

本发明涉及一种基于4管存储的存储单元，存储单元包括：第一存储子单元、第二存储子单元、位线BL、位线BLB、字线WL、字线MWL、字线MWLB、位线MBL、第一电容和第二电容；第一存储子单元和第二存储子单元均包括管T1、管T2、管T3、管T4、管T5和管T6；第一存储子单元与第二存储子单元的结构相同；第一存储子单元的电容连接端与第一电容的第一端连接，第二存储子单元的电容连接端与第二电容的第一端连接，第一电容的第二端和第二电容的第二端均与位线MBL连接；第一电容的容量和第二电容的容量不同。本发明提高了计算精度。

技术领域

本发明涉及存内计算技术领域，特别是涉及一种基于4管存储的存储单元、存储阵列及存内计算装置。

背景技术

深度卷积神经网络（DCNNs）继续证明推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。DCNNs中最常见的运算是乘法和累加（MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。因此，内存计算（IMC）对DCNN加速越来越有吸引力。

现在的存算阵列基本都基于六管或者更多管的存储单元，MAC操作分为基于电阻分压器、放电率等的电流域计算和基于电荷共享、电容分压器等的电荷域计算两种。相比而言电荷域计算由于没有静态电流，所以功耗更低。而六管结构面积更大，功耗也更大。

发明内容

基于此，本发明的目的是提供一种基于4管存储的存储单元、存储阵列及存内计算装置，提高了计算精度。

为实现上述目的，本发明提供了如下方案：

一种基于4管存储的存储单元，所述存储单元包括：第一存储子单元、第二存储子单元、位线BL、位线BLB、字线WL、字线MWL、字线MWLB、位线MBL、第一电容和第二电容；

所述第一存储子单元和所述第二存储子单元均包括管T1、管T2、管T3、管T4、管T5和管T6；所述第一存储子单元与所述第二存储子单元的结构相同；

所述管T1的源极和所述管T2的源极均连接VDD电源；所述管T1的栅极分别与所述管T2管的漏极、所述管T4的第一极和所述管T6的栅极连接，所述管T2的栅极分别与所述管T1管的漏极、所述管T3的第一极和所述管T5的栅极连接，所述管T5的第一极与所述字线MWL连接，所述管T6的第一极与所述字线MWLB连接；所述管T4的栅极与所述字线WL连接，所述管T3的栅极与所述字线WL连接，所述管T3的第二极与所述位线BL连接，所述管T4的第二极与所述位线BLB连接，所述管T5的第二极和所述管T6的第二极均与电容连接端连接；

所述第一存储子单元的电容连接端与所述第一电容的第一端连接，所述第二存储子单元的电容连接端与所述第二电容的第一端连接，所述第一电容的第二端和所述第二电容的第二端均与所述位线MBL连接；所述第一电容的容量和所述第二电容的容量不同。

可选地，所述第一电容的容量是所述第二电容的容量的两倍。

本发明还公开了一种存储阵列，所述存储阵列包括矩阵式排列的多个所述的基于4管存储的存储单元；

各行所述基于4管存储的存储单元中，各所述管T5的第一极均与所述字线MWL连接，各所述管T6的第一极均与所述字线MWLB连接，各所述管T3的栅极均与所述字线WL连接，各所述管T4的栅极均与所述字线WL连接；

各列所述基于4管存储的存储单元中，各所述管T3的第二极均与所述位线BL连接，各所述管T4的第二极均与所述位线BLB连接，各所述第一电容的第二端均与所述位线MBL连接。

可选地，所述存储阵列为128行存储单元，64列存储单元。