[发明专利]一种基于FPGA的自适应分辨率ARINC818视频转换电路

权利要求书

1.一种基于FPGA的自适应分辨率ARINC818视频转换电路，包括高速收发器、ARINC818视频解析单元和视频转换单元，其特征在于：

所述高速收发器单元基于FPGA的高速收发器IP实现，将ARINC818串行视频数据转换为并行视频数据后输入ARINC818视频解析单元，在ARINC818视频解析单元自动检测视频分辨率，将检测出的视频分辨率及帧频、并行视频流输入视频转换单元，视频转换单元根据帧头、视频分辨率及帧频提取视频帧，转换为AXI4S时序视频流，检测并输出视频状态；

视频解析单元通过ARINC818视频的辅助信息帧FC0帧中的相应字段，解析出视频信息，视频信息包括视频列数量、视频行数量和帧频；在解析完FC0帧后，解析视频数据帧FCn帧前，封装用户帧头用于后续视频提取和扩充流程，然后从FCn帧中解析视频像素数据并进行缓冲；视频转换单元接收视频分辨率和帧频信息，计算并设置视频转换需要的相关参数，包括视频一帧数据量视频行数量×视频列数量；视频转换单元包含视频帧提取单元、FIF0、AXI4S时序发生单元和状态统计单元；视频帧提取单元接收ARINC818视频解析单元发送的视频帧数据，检测到用户帧头后，将用户帧头去除，按照视频一帧数据量对视频进行缓冲，缓冲的同时，将视频每个像素进行扩充，为每个像素添加行列信息后写入FIFO,用于AXIS视频时序生成。

2.根据权利要求1所述的基于FPGA的自适应分辨率ARINC818视频转换电路，其特征在于：

所述ARINC818视频解析单元，包含分辨率及帧频检测单元、视频解析及封装单元和FIFO；分辨率及帧频检测单元接收并行视频数据后，按照ARINC818协议要求，从FC0帧中提取并输出视频分辨率及帧频；视频解析及封装单元在每帧视频数据前封装4字节用户自定义帧头，将封装后的视频数据写入FIFO，通过FIFO输出并行视频流；

ARINC818视频解析单元，接收ARINC818并行数据，解析出视频帧数据并写入FIFO进行缓冲，解析出视频分辨率，并计算帧频。

3.根据权利要求1所述的基于FPGA的自适应分辨率ARINC818视频转换电路，其特征在于：

所述视频转换单元，包含视频帧提取单元、FIFO、AXI4S时序发生单元和状态统计单元，视频分辨率及帧频、并行视频流分别输入视频帧提取单元，根据用户自定义帧头和视频分辨率信息及帧频提取视频帧，通过FIFO和AXI4S时序发生单元转换为AXI4S时序视频流，同时通过状态统计单元检测并输出视频状态。

4.根据权利要求2所述的基于FPGA的自适应分辨率ARINC818视频转换电路，其特征在于：

所述ARINC818视频解析单元采用有限状态机实现ARINC818视频解析和封装，状态机上电初始化进入FC0_IDLE状态，在该状态下接收到SOFi后，进入FC0_HEAD状态；等待7个时钟周期，进入FC0_DATA状态，在FC0_DATA状态下进行辅助信息处理，解析并输出视频信息；完成辅助信息帧处理后，进入FC0_CRC状态，进行CRC校验；然后进入FC0_EOF状态，进行FC0帧帧尾校验；然后进入FC0_USER状态，在FC0_USER状态下封装用户帧头；然后进入FCN_IDLE状态，在收到SOFn后进入FCN_HEAD状态；等待7个时钟周期，进入FCN_DATA状态；在FCN_DATA状态下解析FCn帧并输出视频像素数据；完成一行视频数据解析后，进入FCN_CRC状态，进行CRC校验；然后进入FCN_EOF状态，进行FCn帧帧尾校验；在FCN_EOF状态下，判断已解析的视频行数量，不足一帧视频则进入FCN_IDLE状态，足够一帧视频则回到FC0_IDLE状态。

5.根据权利要求1所述的基于FPGA的自适应分辨率ARINC818视频转换电路，其特征在于：

所述电路采用循环计数的方法，设置列计数器和行计数器，检测到用户帧头时，两个计数器均清零，每缓冲1个像素，列计数器加1,当列计数器计数到视频列数量-1后回零，列计数器每次回零时，行计数器加1，当行计数器计数到视频行数量-1且列计数器回零时，行计数器回零。