[发明专利]一种分段式电流舵DAC结构

权利要求书

1.一种分段式电流舵DAC结构，其特征在于，包括分裂码译码电路、RRBS电路、列温度计译码电路、行温度计译码电路、逻辑选择电路、锁存电路、开关阵列、电流源阵列，以及负载电阻R_L1和R_L2；9位数字输入被分成三段，分别是低3位D2:0，中3位D5:3和高3位D8:6；低3位D2:0作为分裂码译码电路的输入，分裂码译码电路的输出接RRBS电路的输入，RRBS电路的输出接锁存电路的输入；中3位D5:3作为列温度计译码电路的输入，高3位D8:6作为行温度计译码电路的输入，行与列温度计译码电路的输出接逻辑选择电路的输入，逻辑选择电路的输出接锁存电路的输入；锁存电路的输出接开关阵列的一端输入，电流源阵列接开关阵列的另一端输入，开关阵列的输出接节点Von和输出节点Vop；负载电阻R_L1的一端接输出节点Von，负载电阻R_L1的另一端接地；负载电阻R_L2的一端接输出节点Vop，负载电阻R_L2的另一端接地；

所述分裂码译码电路包括传输门TG3、反相器INV1以及具有选择功能的模块电路A1、A2、B1和B2，输入为二进制码B2～B0，输出为分裂码S4～S0；所述传输门TG3为常导通状态，TG3的输入为二进制码B2，输出接输出信号S2；所述反相器INV1的输入端为二进制码B2，输出端为其反相信号B2n；所述模块电路A1和A2的结构相同，均由一个传输门和一个NMOS管构成，其中传输门的正相控制端接B2，反相控制端接B2n，NMOS管的栅极由B2n控制，源极接“0”，传输门的输出和NMOS管的漏极相连；所述模块电路A1、A2中传输门的输入分别接二进制码B0和二进制码B1，输出分别接分裂码S0和S1；所述模块电路B1和B2的结构相同，均由一个传输门和一个PMOS管构成，其中传输门的正相控制端接B2n，反相控制端接B2，PMOS管的栅极由B2n控制，源极接“1”，传输门的输出和PMOS管的漏极相连；所述模块电路B1、B2中传输门的输入分别接二进制码B0和二进制码B1，输出分别接分裂码S3和S4；

所述RRBS电路包括模块电路PRNG和模块电路Rotator；所述模块电路PRNG包括触发器DFF1～DFF15、异或门XOR1、或非门NOR1和或门OR1，其中触发器DFF1～DFF15的时钟输入端均由信号CK控制，触发器DFF1的信号输出为Q0接触发器DFF2的信号输入，触发器DFF2的信号输出为Q1接触发器DFF3的信号输入，触发器DFF3的信号输出为Q2接触发器DFF4的信号输入，触发器DFF4的信号输出为Q3接触发器DFF5的信号输入，触发器DFF5的信号输出为Q4接触发器DFF6的信号输入，触发器DFF6的信号输出为Q5接触发器DFF7的信号输入，触发器DFF7的信号输出为Q6接触发器DFF8的信号输入，触发器DFF8的信号输出为Q7接触发器DFF9的信号输入，触发器DFF9的信号输出为Q8接触发器DFF10的信号输入，触发器DFF10的信号输出为Q9接触发器DFF11的信号输入，触发器DFF11的信号输出为Q10接触发器DFF12的信号输入，触发器DFF12的信号输出为Q11接触发器DFF13的信号输入，触发器DFF13的信号输出为Q12接触发器DFF14的信号输入，触发器DFF14的信号输出为Q13接触发器DFF15的信号输入，触发器DFF15的信号输出为Q14接异或门XOR1的一端输入，XOR1的另一端输入接Q13，XOR1的输出接或门OR1的一端输入，OR1的另一端输入接或非门NOR1的输出，OR1的输出接触发器DFF1的信号输入，或非门NOR1的输入接信号Q0～Q14；所述模块电路Rotator由多路复用电路MUX1～MUX21组成，输入为分裂码S4～S0，输出为信号M0～M6，其中MUX15的“0”控制端输入接S0，MUX15的“1”控制端输入接S2，MUX16的“0”控制端输入接S1，MUX16的“1”控制端输入接S3，MUX17的“0”控制端输入接S1，MUX17的“1”控制端输入接S4，MUX18的“0”控制端输入接S2，MUX18的“1”控制端输入接S4，MUX19的“0”控制端输入接S3，MUX19的“1”控制端输入接S0，MUX20的“0”控制端输入接S4，MUX20的“1”控制端输入接S1，MUX21的“0”控制端输入接S4，MUX21的“1”控制端输入接S1，MUX8的“0”控制端输入接MUX15的输出，MUX8的“1”控制端输入接MUX20的输出，MUX9的“0”控制端输入接MUX16的输出，MUX9的“1”控制端输入接MUX21的输出，MUX10的“0”控制端输入接MUX17的输出，MUX10的“1”控制端输入接MUX15的输出，MUX11的“0”控制端输入接MUX18的输出，MUX11的“1”控制端输入接MUX16的输出，MUX12的“0”控制端输入接MUX19的输出，MUX12的“1”控制端输入接MUX17的输出，MUX13的“0”控制端输入接MUX20的输出，MUX13的“1”控制端输入接MUX18的输出，MUX14的“0”控制端输入接MUX21的输出，MUX14的“1”控制端输入接MUX19的输出，MUX1的“0”控制端输入接MUX8的输出，MUX1的“1”控制端输入接MUX14的输出，MUX1的输出接信号M0，MUX2的“0”控制端输入接MUX9的输出，MUX2的“1”控制端输入接MUX8的输出，MUX2的输出接信号M1，MUX3的“0”控制端输入接MUX10的输出，MUX3的“1”控制端输入接MUX9的输出，MUX3的输出接信号M2，MUX4的“0”控制端输入接MUX11的输出，MUX4的“1”控制端输入接MUX10的输出，MUX4的输出接信号M3，MUX5的“0”控制端输入接MUX12的输出，MUX5的“1”控制端输入接MUX11的输出，MUX5的输出接信号M4，MUX6的“0”控制端输入接MUX13的输出，MUX6的“1”控制端输入接MUX12的输出，MUX6的输出接信号M5，MUX7的“0”控制端输入接MUX14的输出，MUX7的“1”控制端输入接MUX13的输出，MUX7的输出接信号M6；所述MUX1～7均由异或门XOR1的输出决定是否统一右移一位，MUX8～14均由信号Q4决定是否统一右移2位，MUX15～21均由信号Q9决定是否统一右移4位。