[发明专利]一种基于6T单元的存储单元、存储阵列和存内计算装置

说明书

本发明涉及一种基于6T单元的存储单元，所述存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、NMOS管T9、NMOS管T10、电容C_U、电容C_D、字线WL、位线BL、位线BLB、读位线RBL_L、计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D、差分信号端CWLB_D和读位线RBL_R。本发明电路仅在计算过程中电容两端电压有变化时导通，通过电容耦合的计算方式节省了功耗，提高了能量效率。

技术领域

本发明涉及存内计算技术领域，特别是涉及一种基于6T单元的存储单元、存储阵列和存内计算装置。

背景技术

深度神经网络（DNNs）和卷积神经网络（CNNs）在大规模识别任务中的精度得到了前所未有的提高。为了解决算法复杂度和内存访问限制的问题，在最近的算法中，权重和神经元激活被二进制化为+1或者−1，使得权重和输入激活之间的乘法成为XNOR运算，XNOR运算的累积成为这些XNOR结果的比特数。

但在做XNOR运算时，传统的片上静态随机存取存储器SRAM需要逐行访问，吞吐量低。

传统单bit输入乘单bit权重的计算方式效率较低，计算吞吐量没有相对优势；权重存储使用8T结构会增加工艺成本；且在计算过程中，传统计算方式会存在输出位线漏电导致泄露功耗问题。

发明内容

基于此，本发明的目的是提供一种基于6T单元的存储单元、存储阵列和存内计算装置，以提高能量效率。

为实现上述目的，本发明提供了如下方案：

一种基于6T单元的存储单元，所述存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、NMOS管T9、NMOS管T10、电容C_U、电容C_D、字线WL、位线BL、位线BLB、读位线RBL_L、计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D、差分信号端CWLB_D和读位线RBL_R；

所述PMOS管T1的源极和所述PMOS管T2的源极均连接电源VDD，所述PMOS管T1的栅极分别与所述PMOS管T2的漏极、所述NMOS管T3的栅极、所述NMOS管T4的漏极、所述NMOS管T6的源极、所述NMOS管T10的栅极和所述NMOS管T8的栅极连接，所述PMOS管T2的栅极分别与所述PMOS管T1的漏极、所述NMOS管T3的漏极、所述NMOS管T4的栅极、所述NMOS管T5的源极、所述NMOS管T9的栅极和所述NMOS管T7的栅极连接，所述NMOS管T3的源极和所述NMOS管T4的源极均与公共端VSS连接，所述NMOS管T5的栅极和所述NMOS管T6的栅极均与所述字线WL连接，所述NMOS管T5的漏极与所述位线BL连接，所述NMOS管T6的漏极与所述位线BLB连接；

所述NMOS管T9的漏极与所述差分信号端CWLB_U连接，所述NMOS管T9的源极和所述NMOS管T10的源极均与连接电容C_U的第一端连接，电容C_U的第二端连接所述读位线RBL_L，所述NMOS管T10的漏极与所述计算字线CWL_U连接；

所述NMOS管T7的漏极与所述计算字线CWL_D连接，所述NMOS管T7的源极和所述NMOS管T8的源极均与连接电容C_D的第一端连接，电容C_D的第二端连接所述读位线RBL_R，所述NMOS管T8的漏极与所述差分信号端CWLB_D连接。

本发明还公开了一种存储阵列，所述存储阵列包括矩阵式排列的多个所述的基于6T单元的存储单元；

各行基于6T单元的存储单元中，各所述NMOS管T10的漏极均与所述计算字线CWL_U连接，各所述NMOS管T9的漏极均与所述差分信号端CWLB_U连接，各所述NMOS管T7的漏极均与所述计算字线CWL_D连接，各所述NMOS管T8的漏极均与所述差分信号端CWLB_D连接；