[发明专利]一种同步信号发生电路

权利要求书

1.一种同步信号发生电路，其特征在于：其包括：

⑴PWM模块，其定时时钟端CLK与系统时钟信号SysCLK连接，其启动使能端EN与上电延时电路的输出端连接，其输出PWM信号PWM(t)与三态门G1的输入端连接，其输出溢出脉冲信号OV(t)与与门G2的一个输入连接；

⑵看门狗定时器，其启动使能端EN与逻辑“1”连接、其定时计数器上升沿复位端RST与同步信号Syn连接，其输出溢出端OV与D触发器U1及D触发器U2的清零端CLR连接，输出低电平脉冲信号CLR(t)；

⑶上电延时电路，与所述PWM模块连接，并给于所述PWM模块延时T_d时间启动；取T_d＝K×T_s；其中K为大于1的正整数；

⑷系统时钟信号SysCLK，与所述PWM模块连接，作为定时时钟源；

⑸与门G2，其一个输入与所述PWM模块的OV(t)连接，其另一个输入与所述D触发器U1的Q(t)连接，其输出与所述D触发器U2的上升沿触发端连接；

⑹D触发器U2，其数据端D和低电平有效置1端SET均与逻辑“1”连接，其低电平有效清零端CLR与所述看门狗定时器的溢出端OV连接，接收其清零信号CLR(t)，其上升沿触发端与所述与门G2的输出端连接，其输出端Q与所述三态门G1的控制端连接，输出CTL(t)实现对三态门的控制；

⑺三态门G1，其输入端与所述PWM模块的PWM(t)连接、其控制端与所述D触发器U2的输出CTL(t)连接，其输出端与同步信号Syn连接；

⑻D触发器U1，其低电平有效置1端SET和数据端D均与逻辑“1”连接，其低电平有效清零端CLR与所述看门狗定时器的溢出端OV连接，接收其清零信号CLR(t)，其上升沿触发端与所述同步信号Syn连接，其输出端Q与与门G2的一个输入相联，输出信号Q(t)；

⑼接线端子J，用于接入或输出同步信号Syn。