[发明专利]有局部顺序信息的校验矩阵的保护的数据存取方法及设备

说明书

本发明公开了一种使用借助于具有局部顺序信息的奇偶校验矩阵的数据保护的数据存取方法以及设备，诸如记忆装置、存储器控制器、及其解码电路。该数据存取方法可包括：响应于读取请求，开始自预定存储空间接收对应于该读取请求的受保护数据；产生该奇偶校验矩阵；依据码字进行基于该奇偶校验矩阵的症状计算以产生并输出用于该码字的症状；依据该症状进行错误检测以产生并输出解码结果信号，并且依据该症状进行错误位置解码以产生并输出错误位置；进行该码字的错误更正以更正该码字的于该错误位置的错误；以及依据自该受保护数据取得的码字进行另外的处理。本发明的方法及设备能确保该记忆装置在各种状况下均能妥善地运作，避免相关技术的问题。

技术领域

本发明是关于存储器控制，尤指一种使用借助于具有局部顺序信息(partialsequential information)的一奇偶校验(parity check)矩阵的数据保护的数据存取方法、以及相关设备(apparatus)诸如一记忆装置、该记忆装置的一存储器控制器、以及该存储器控制器的一解码电路。

背景技术

近年来由于存储器的技术不断地发展，各种可携式以及非可携式记忆装置(例如：符合SD/MMC、CF、MS、XD或UFS标准的记忆卡；又例如：固态硬盘(solid state drive,SSD)；又例如：符合UFS或EMMC标准的嵌入式(embedded)存储装置)被广泛地实施于诸多应用中。因此，在这些记忆装置中的存储器存取控制遂成为相当热门的议题。

以常用的NAND型快闪存储器而言，其主要可包括单阶细胞(single level cell,SLC)与多阶细胞(multiple level cell,MLC)两大类的快闪存储器。单阶细胞快闪存储器中的每个被当作记忆细胞(memory cell)的晶体管只有两种电荷值，分别用来表示逻辑值0与逻辑值1。相较之下，多阶细胞快闪存储器中的每个被当作记忆细胞的晶体管的存储能力则被充分利用，其采用较高的电压来驱动，以通过不同位准的电压在一个晶体管中记录至少两比特(bit；也可称为“位”)的信息(诸如00、01、11、10)。理论上，多阶细胞快闪存储器的记录密度可以达到单阶细胞快闪存储器的记录密度的至少两倍，这对于曾经在发展过程中遇到瓶颈的NAND型快闪存储器的相关产业而言，是非常好的消息。

相较于单阶细胞快闪存储器，由于多阶细胞快闪存储器的价格较便宜，并且在有限的空间里可提供较大的容量，故多阶细胞快闪存储器很快地成为市面上的记忆装置竞相采用的主流。然而，多阶细胞快闪存储器的不稳定性所导致的问题也一一浮现。为了确保在记忆装置中对快闪存储器的存取控制能符合相关规范，快闪存储器的控制器通常备有某些管理机制以妥善地管理数据存取。

然而，具备上列管理机制的记忆装置仍有不足的地方。例如，在错误更正码(errorcorrection code,ECC)处理中的某种类型的编码/解码的期间，相关的矩阵乘法的计算需依靠预先计算的信息来避免编码/解码延迟，而该预先计算的信息会需要控制器集成电路的硬体架构中的某个容量的存储空间，其中该容量的存储空间可能非常庞大(例如针对具有庞大的码字长度的汉明码(Hamming code)，该预先计算的信息诸如一个庞大的查找表在解码的期间可能是需要的)。然而，可能因此带来某些副作用。例如，由于控制器集成电路需要如不同记忆装置制造商所要求来支援各种错误更正码处理标准，控制器集成电路的内部存储空间可能被迫增加，造成相关成本的增加。因此，需要一种新颖的方法以及相关架构，以在没有副作用或较不会带来副作用的情况下改善记忆装置的效能。

发明内容

本发明的一目的在于提供一种使用借助于具有局部顺序信息的一奇偶校验(parity check)矩阵的数据保护的数据存取方法、以及相关设备(apparatus)诸如一记忆装置、该记忆装置的一存储器控制器、以及该存储器控制器的一解码电路，以解决上述问题。

本发明的另一目的在于提供一种使用借助于具有局部顺序信息的一奇偶校验矩阵的数据保护的数据存取方法、以及相关设备诸如一记忆装置、该记忆装置的一存储器控制器、以及该存储器控制器的一解码电路，以最佳化该记忆装置的效能。