[发明专利]低功率单边缘触发触发器、以及借时间内部拼接触发器

权利要求书

1.一种触发器，包括：

第一n型晶体管，用于接收数据输入；

与所述第一n型晶体管串联耦合的第二n型晶体管，其中所述第二n型晶体管能够被第一时钟控制；

第一p型晶体管，用于接收所述数据输入，其中所述第一p型晶体管与所述第一n型晶体管串联耦合；

与所述第一p型晶体管串联耦合的第二p型晶体管，其中所述第二p型晶体管能够被第二时钟控制，其中所述第一时钟是所述第二时钟的反相，并且其中所述第二n型晶体管和所述第二p型晶体管的漏极端子耦合到所述触发器的从属级。

2.如权利要求1所述的触发器，包括主控级，该主控级包括：

与所述第一n型晶体管和所述第一p型晶体管的漏极端子耦合的第一反相器；

与所述第一反相器耦合的第二反相器；以及

与所述第二反相器的输出和所述第一n型晶体管和所述第一p型晶体管的漏极端子耦合的三态反相器，其中所述三态反相器能够被所述第一时钟和所述第二时钟控制。

3.如权利要求1所述的触发器，包括主控级，该主控级包括：

与所述第一n型晶体管和所述第一p型晶体管的漏极端子耦合的第一反相器；

与所述第一反相器耦合的第二反相器；以及

与所述第二反相器的输出和所述第一n型晶体管和所述第一p型晶体管的漏极端子耦合的通过门，其中所述通过门能够被所述第一时钟和所述第二时钟控制。

4.如权利要求2所述的触发器，包括与所述第二反相器的输出耦合的通过门，其中所述通过门能够被所述第一时钟和所述第二时钟控制。

5.如权利要求4所述的触发器，其中所述从属级包括：

与所述通过门耦合的第三反相器；以及

第三n型晶体管，其具有与所述第三反相器的输出耦合的栅极端子，其中所述第三n型晶体管的源极端子与所述第二n型晶体管的漏极端子耦合。

6.如权利要求5所述的触发器，其中所述从属级包括：

第三p型晶体管，其具有与所述第三反相器的输出耦合的栅极端子，其中所述第三p型晶体管的源极端子与所述第二p型晶体管的漏极端子耦合，其中所述第三n型晶体管和所述第三p型晶体管的漏极端子与所述第三反相器的输入和所述通过门耦合。

7.如权利要求6所述的触发器，包括与所述第三反相器的输入和所述通过门耦合的第四反相器。

8.如权利要求7所述的触发器，包括：

第五反相器，用于接收输入时钟并且生成所述第一时钟；以及

与所述第五反相器耦合的第六反相器，其中所述第六反相器用于接收所述第一时钟并且生成所述第二时钟。

9.一种触发器，包括：

第一反相器，用于接收输入时钟；

与所述第一反相器耦合的第二反相器，其中所述第一反相器用于生成第一时钟，并且其中所述第二反相器用于生成第二时钟，其中所述第二时钟是所述第一时钟的反相；

主控级，用于接收所述第一时钟和所述第二时钟；

与所述主控级耦合的从属级；以及

与所述主控级和所述从属级耦合的通过门，其中所述通过门能够被所述第一时钟和所述第二时钟控制，其中包括所述第一反相器和所述第二反相器在内的时钟器件的数目是六个。

10.如权利要求9所述的触发器，包括：

第一n型晶体管，用于接收数据输入；

与所述第一n型晶体管串联耦合的第二n型晶体管，其中所述第二n型晶体管能够被第一时钟控制；

第一p型晶体管，用于接收所述数据输入，其中所述第一p型晶体管与所述第一n型晶体管串联耦合；

与所述第一p型晶体管串联耦合的第二p型晶体管，其中所述第二p型晶体管能够被所述第二时钟控制，其中所述第一时钟是所述第二时钟的反相，并且其中所述第二n型晶体管和所述第二p型晶体管的漏极端子耦合到所述触发器的所述从属级。