[发明专利]一种低钳位电压ESD防护结构及其制备方法

说明书

本发明涉及一种低钳位电压ESD防护结构及其制备方法。本发明包括P型衬底、N型外延层、PWELL区、第一N+接触区、N+齐纳接触区、第一P+接触区和第二N+接触区，P型衬底上方为N型外延层，PWELL区和第二N+接触区位于N型外延层内部上方，第二N+接触区位于PWELL区右方,第一N+接触区、N+齐纳接触区，第一P+接触区位于PWELL区内部上方；N+齐纳接触区包围第一N+接触区，第一P+接触区位于N+齐纳接触区右方。本发明利用NPN晶体管发射区重掺杂引起的高俄歇复合几率，从而大大降低NPN晶体管的放大系数，实现更高的维持特性。

技术领域

本发明涉及电子科学与技术领域，主要用于静电泄放(Electro StaticDischarge，简称为ESD)防护技术，具体涉及一种低钳位电压ESD防护结构及其制备方法。

背景技术

ESD即静电泄放，是自然界普遍存在的现象。ESD存在于人们日常生活的各个角落。而就是这样习以为常的电学现象对于精密的集成电路来讲却是致命的威胁。

随着集成电路制造工艺的提高，其最小线宽已经下降到亚微米甚至纳米的级别，在带来芯片性能提高的同时，其抗ESD打击能力也大幅度降低，因此静电损害更严重。设计者需要同时满足ESD设计窗口及防护等级的要求，器件闩锁及钳位过高的矛盾贯穿着设计的始终。

NPN晶体管由于其具有一定的电流放大能力，因此在ESD应力下易产生回扫，即snapback现象。其snapback强弱与NPN晶体管的电流放大能力有很大关系。当电流放大能力减弱时，其回扫效应会减弱，因此为了提高器件维持电压，一般用于ESD的NPN管通常具有低的电流放大倍数。

发明内容

本发明为解决背景技术中存在的上述技术问题，而提供一种低钳位电压ESD防护结构及其制备方法，利用NPN晶体管发射区重掺杂引起的高俄歇复合几率，从而大大降低NPN晶体管的放大系数，实现更高的维持特性。

本发明的技术解决方案是：本发明为一种低钳位电压ESD防护结构，其特殊之处在于：所述防护结构包括P型衬底、N型外延层、PWELL区、第一N+接触区、N+齐纳接触区、第一P+接触区和第二N+接触区，P型衬底上方为N型外延层，PWELL区和第二N+接触区位于N型外延层内部上方，第二N+接触区位于PWELL区右方,第一N+接触区、N+齐纳接触区，第一P+接触区位于PWELL区内部上方；N+齐纳接触区包围第一N+接触区，第一P+接触区位于N+齐纳接触区右方。

一种制备权利上述的低钳位电压ESD防护结构的方法，其特殊之处在于：所述方法包括以下步骤：

1)在P型衬底中，外延形成N型外延层；

2)在N型外延层中，离子注入P型杂质

3)热扩散形成P型阱区；

4)通过离子注入形成N+接触区、P+接触区，作为NPN晶体管的发射极、基极、集电极；

5)在发射结所处的N+接触区范围内，利用齐纳注入N型杂质，快速热退火激活后形成NPN晶体管新发射极。

本发明还提供一种低钳位电压ESD防护结构，其特殊之处在于：所述防护结构包括N型衬底、P型外延层、NWELL区、第一P+接触区、齐纳P+接触区、第二N+接触区和第二P+接触区，N型衬底上方为P型外延层，NWELL区和第二P+接触区位于P型外延层内部上方，第二P+接触区位于NWELL区右方,第一P+接触区、齐纳P+接触区，第二N+接触区位于NWELL区内部上方；齐纳P+接触区包围第一P+接触区，第二N+接触区位于齐纳P+接触区右方。

一种制备上述的低钳位电压ESD防护结构的方法，其特殊之处在于：所述方法包括以下步骤：

1)在N型衬底中，外延形成P型外延层；

2)在P型外延层中，离子注入N型杂质