[发明专利]一种高效多比特寄存器聚类合并方法

说明书

本发明公开了一种高效多比特寄存器聚类合并方法，主要包括一种识别单比特寄存器可合并区域的算法，用于获取单比特寄存器可与其他单比特寄存器进行合并的区域；一种坐标映射算法，用于简化多比特寄存器合并区域和合并位数的计算，降低复杂度，进而提升运算效率；一种单比特寄存器合并成多比特寄存器的算法，用于获得整个芯片电路中所有多比特寄存器可合并区域与多比特寄存器可合并位数；一种获得最优合并序列的算法，用于获得代价最小，合并位数最多的合并序列。本发明可大大降低数字芯片中寄存器数量，减少芯片面积，降低成本，有利于优化时钟树结构，降低数字芯片功耗，具有较好的市场应用前景。

技术领域

本发明涉及集成电路设计与EDA算法领域，尤其涉及数字集成电路物理设计的功耗优化。

背景技术

随着科技和工业的发展，集成电路的工艺尺寸越来越小，单位面积内容纳的晶体管个数越来越多，晶体管个数增多，导致芯片功耗增大，过大的功耗会影响整个芯片的稳定性与使用寿命，在先进的超大规模集成电路设计中如何降低芯片功耗已经成了一个热点问题。

实际工程中发现，数字电路中时钟网络所消耗的能量在整个芯片系统的动态总功耗中占比高达50%以上，时钟网络的功耗优化是目前较为重要的一个方向。大量研究都聚焦于如何来优化时钟网络的建立，提出了许多优化时钟网络结构的方法，如重新制定驱动模块的大小，控制时钟信号的走线等。而如何减少寄存器数量，却鲜被提起。

关于多比特寄存器聚类合并，在2019年的Journal of Low Power Electronicsand Applications上的一篇文章A New Multi-Bit Flip-Flop Merging Mechanism forPower Consumption Reduction in the Physical Implementation Stage of ICsConception提出了一种多比特寄存器合并的方法，将时钟走线的总长度优化了12%，将寄存器功耗降低了20.84%，动态总功耗降低了2.98%。

上述研究虽取得了不错的功耗优化效果，但整体算法存在计算量大，内存消耗大，运算时间长等缺点。

发明内容

为了降低超大规模数字集成电路的功耗，本发明公开了一种高效多比特寄存器聚类合并方法。

一种高效多比特寄存器聚类合并方法，包含：

识别单比特寄存器可合并区域的算法，用于获取单比特寄存器与其他单比特寄存器可进行合并的区域；

坐标映射算法，用于降低单比特寄存器可合并区域的计算复杂度，用于降低多比特寄存器合并区域和合并位数的计算复杂度；

单比特寄存器合并成多比特寄存器的算法，用于获得整个芯片电路中所有多比特寄存器可合并区域与多比特寄存器可合并位数；

获得最优合并序列的算法，用于获得代价最小，合并位数最多的合并序列。

所述的识别单比特寄存器可合并区域的算法，结合寄存器的物理位置与寄存器的时序路径，计算出每个引脚的物理曼哈顿距离和时序曼哈顿距离，曼哈顿距离为物理曼哈顿距离和时序曼哈顿距离之和，用曼哈顿距离计算得到每个引脚的曼哈顿区域，所有引脚的曼哈顿区域相交的区域即为单比特寄存器可合并的区域。

所述的物理曼哈顿距离，根据单比特寄存器每个引脚的坐标，以及连接到单比特寄存器引脚的所有连接的点的坐标，计算出相应的物理曼哈顿距离。

所述的时序曼哈顿距离，结合时序分析软件，分析出寄存器每个路径上的时序裕量，将路径上的时序裕量转化为相应的时序曼哈顿距离。

所述的曼哈顿区域，以连接单比特寄存器的引脚的连接点坐标为中心，由中心向左、向右、向上、向下扩展曼哈顿距离的长度，所构成的区域为曼哈顿区域。