[发明专利]逻辑电路的优化方法、优化装置以及存储介质

权利要求书

1.一种逻辑电路的优化方法，其中，所述逻辑电路包括第一逻辑子电路以及与所述第一逻辑子电路连接的第一输入功能电路，所述第一逻辑子电路配置为从所述第一输入功能电路接收输入信号；所述第一输入功能电路包括多个第一功能模块；所述逻辑电路还包括第二逻辑子电路以及与所述第二逻辑子电路连接的第二输入功能电路，所述第二输入功能电路包括第二功能模块；

所述优化方法包括：

对所述第一逻辑子电路进行模块优化处理，其中，所述模块优化处理包括对所述第一逻辑子电路进行毛刺功耗优化；

保持所述多个第一功能模块的多个时钟信号的相对相位关系不变并对所述逻辑电路进行后续优化处理，其中，所述后续优化处理包括在所述第一输入功能电路的多个时钟信号与所述第二功能模块的时钟信号之间设置时钟偏移。

2.如权利要求1所述的优化方法，其中，在所述第一输入功能电路的多个时钟信号与所述第二功能模块的时钟信号之间设置时钟偏移包括：

在所述第一输入功能电路的时钟路径上增加或删除中间元件。

3.如权利要求2所述的优化方法，其中，所述中间元件包括缓冲器、反相器中的至少之一。

4.如权利要求1所述的优化方法，其中，在所述第一输入功能电路的多个时钟信号与所述第二功能模块的时钟信号之间设置时钟偏移包括：

分别在所述第一输入功能电路中的多个第一功能模块的多条时钟路径上增加多个中间元件，其中，每个中间元件在所在的时钟路径上所引起的延时相同。

5.如权利要求1所述的优化方法，其中，所述第一逻辑子电路包括M个单元电路，对所述第一逻辑子电路进行毛刺功耗优化包括：

将所述M个单元电路中的N个划分为P个第一级电路簇，其中，所述P个第一级电路簇中的任意两个彼此不嵌套，所述P个第一级电路簇均配置为从所述第一输入功能电路接收输入信号，M、N、P均为正整数且M大于或等于N，N大于或等于P；以及

对所述P个第一级电路簇中的每个第一级电路簇进行第一优化处理以降低所述每个第一级电路簇的输出信号的毛刺功耗。

6.如权利要求5所述的优化方法，其中，将所述M个单元电路中的N个划分为P个第一级电路簇包括：

分别计算所述M个单元电路的输出信号的毛刺功耗值，并根据所述毛刺功耗值从所述M个单元电路确定P个单元电路，其中，所述P个单元电路与所述P个第一级电路簇一一对应，所述P个第一级电路簇的每个包括所述第一级电路簇对应的单元电路的输出端到前级功能模块之间的电路群。

7.一种逻辑电路的优化装置，包括：

处理器；和

存储器，其中，所述存储器中存储有计算机可执行代码，所述计算机可执行代码当由所述处理器运行时，执行权利要求1-6任一所述的优化方法。

8.一种计算机可读存储介质，其上存储有计算机可执行代码，所述计算机可执行代码在被执行时，执行如权利要求1-6任一所述的优化方法。

9.一种逻辑电路的优化装置，其中，所述逻辑电路包括第一逻辑子电路以及与所述第一逻辑子电路连接的第一输入功能电路，所述第一逻辑子电路配置为从所述第一输入功能电路接收输入信号；所述第一输入功能电路包括多个第一功能模块；所述逻辑电路还包括第二逻辑子电路以及与所述第二逻辑子电路连接的第二输入功能电路，所述第二输入功能电路包括第二功能模块；

所述优化装置包括：

模块优化处理单元，配置为对所述第一逻辑子电路进行模块优化处理，其中，所述模块优化处理包括对所述第一逻辑子电路进行毛刺功耗优化；

后续优化处理单元，配置为保持所述多个第一功能模块的多个时钟信号的相对相位关系不变并对所述逻辑电路进行后续优化处理，其中，所述后续优化处理包括在所述第一输入功能电路的多个时钟信号与所述第二功能模块的时钟信号之间设置时钟偏移。