[发明专利]存储元件及其制造方法

说明书

本发明公开了一种存储元件及其制造方法，其中，该存储元件包括：衬底、叠层结构、多个接垫以及保护层。衬底具有阵列区与阶梯区。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。接垫配置在阶梯区的衬底上。接垫分别连接导体层，以形成阶梯结构。保护层配置在叠层结构上，以与最顶导体层接触。保护层的靠近最顶接垫处的顶面具有弧形轮廓。

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

背景技术

随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memorydevice)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memorydevice)。

一般而言，三维存储元件常以具有阶梯结构的导体层当作接垫，并利用接垫与其上的接触窗当作内联机结构，以利于连接每一层的元件与其他元件。然而，在进行接触窗着陆垫(contact landing pad，CLP)工艺时，靠近研磨停止层的最顶氧化物层会在CLP工艺时被刻蚀以形成凹陷。此凹陷会更进一步地向下损坏下方的牺牲层。因此，在进行栅极替换工艺之后，最顶字线会在阶梯区与阵列区之间具有内缩结构，进而导致高阻抗的最顶字线，或是产生了导致对串选择线(String Select Line，SSL)的栅极控制失败的开路问题(openissue)。

发明内容

本发明提供一种存储元件及其制造方法，其可维持最顶导体层在阶梯区与阵列区之间的厚度，以降低最顶导体层的电阻值，进而提升最顶导体层的栅极控制。

本发明提供一种存储元件包括：衬底、叠层结构、多个接垫以及保护层。衬底具有阵列区与阶梯区。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。接垫配置在阶梯区的衬底上。接垫分别连接导体层，以形成阶梯结构。保护层配置在叠层结构上，以与最顶导体层接触。保护层的靠近最顶接垫处的顶面具有弧形轮廓。

在本发明的一实施例中，上述的最顶接垫具有延伸部，以延伸覆盖保护层的弧形顶面。

在本发明的一实施例中，上述的保护层的厚度大于最顶介电层的厚度。

在本发明的一实施例中，上述的保护层的厚度与最顶介电层的厚度的比率为2∶1至10∶1。

在本发明的一实施例中，最底导体层为接地选择线(Ground Select Line，GSL)，最顶导体层为串选择线(String Select Line，SSL)，而接地选择线与串选择线之间的导体层为字线。

在本发明的一实施例中，每一个接垫的厚度大于或等于每一个导体层的厚度。

在本发明的一实施例中，每一个接垫与其连接的相应的导体层位于同一水平处。

在本发明的一实施例中，上述的存储元件还包括多个垂直通道结构贯穿阵列区上的叠层结构，以与阵列区的衬底连接。

在本发明的一实施例中，上述的每一个垂直通道结构包括：外延层，连接阵列区的衬底；介电柱，配置在外延层上；通道层，包封介电层；以及电荷存储层，配置在通道层与叠层结构之间。

在本发明的一实施例中，上述的衬底还包括周边区，阶梯区位于周边区与阵列区之间，且多个金属氧化物半导体元件配置在周边区的衬底上。