[发明专利]多层晶圆的制备方法在审
申请号: | 202011444742.5 | 申请日: | 2020-12-08 |
公开(公告)号: | CN112599502A | 公开(公告)日: | 2021-04-02 |
发明(设计)人: | 叶国梁 | 申请(专利权)人: | 武汉新芯集成电路制造有限公司 |
主分类号: | H01L25/00 | 分类号: | H01L25/00;H01L25/07;H01L23/48;H01L21/18 |
代理公司: | 深圳市威世博知识产权代理事务所(普通合伙) 44280 | 代理人: | 黎坚怡 |
地址: | 430205 湖北*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 多层 制备 方法 | ||
本申请提供一种多层晶圆的制备方法。该方法包括提供依次键合的M片晶圆形成晶圆堆叠;从晶圆堆叠的第一表面朝向晶圆堆叠的第二表面对晶圆堆叠的边缘进行N次切边,以使晶圆堆叠的边缘形成N个台阶;其中,N次切边中第i次切边产生的切边宽度小于N次切边中第j次切边产生的切边宽度,且第i次切边产生的切边深度大于第j次切边产生的切边深度;N次切边中产生的最小切边宽度不小于一预设阈值,N次切边中产生的最大切边深度小于等于晶圆堆叠的厚度;在晶圆堆叠的边缘形成填充层,填充层至少填充晶圆堆叠的N个台阶;对晶圆堆叠的第二表面进行减薄;其中,M、N为大于1的自然数。该方法能够降低在减薄处理过程中晶圆堆叠发生破片问题的概率。
技术领域
本发明涉及集成电路制造技术领域,尤其涉及一种多层晶圆的制备方法。
背景技术
随着半导体技术的不断发展,3D-IC(三维集成电路)技术得到了广泛的应用,其是利用晶圆级封装技术将不同的晶圆堆叠键合在一起,以形成晶圆堆叠结构。
目前,多层晶圆的制备方法一般是将多个晶圆依次堆叠键合,以形成晶圆堆叠;在具体实施过程中,为了进一步降低产品厚度,在对晶圆堆叠进行封装之前,一般会对晶圆堆叠的衬底进行减薄处理;但由于晶圆堆叠的边缘处有切边形成的台阶存在,在减薄处理过程中,晶圆堆叠易因受力不均而出现破片的问题,为了避免该问题的发生,在对晶圆堆叠进行减薄处理之前,一般会在台阶上和晶圆堆叠背离衬底的一侧表面设置填充层;之后再对晶圆堆叠的衬底进行减薄处理,并去除填充层。
然而,随着晶圆堆叠上晶圆层数的增加,晶圆堆叠边缘处的台阶的深度也越来越深,从而使得填充层难以很好的覆盖台阶,进而仍可能因晶圆堆叠在台阶处受力不均而发生破片问题。
发明内容
本申请提供的多层晶圆的制备方法,该方法能够解决随着晶圆堆叠上晶圆层数的增加,晶圆堆叠边缘处的台阶的深度也越来越深,从而使得填充层难以很好的覆盖台阶,进而仍可能因晶圆堆叠在台阶处受力不均而发生破片问题。
为解决上述技术问题,本申请采用的一个技术方案是:提供一种多层晶圆的制备方法。该方法包括提供依次键合的M片晶圆形成晶圆堆叠,晶圆堆叠具有相背的第一表面和第二表面;从晶圆堆叠的第一表面朝向晶圆堆叠的第二表面对晶圆堆叠的边缘进行N次切边,以使晶圆堆叠的边缘形成N个台阶;其中,N次切边中第i次切边产生的切边宽度小于N次切边中第j次切边产生的切边宽度,且第i次切边产生的切边深度大于第j次切边产生的切边深度;N次切边中产生的最小切边宽度不小于一预设阈值,N次切边中产生的最大切边深度小于等于晶圆堆叠的厚度;在晶圆堆叠的边缘形成填充层,填充层至少填充晶圆堆叠的N个台阶;对晶圆堆叠的第二表面进行减薄;其中,M、N为大于1的自然数,i≠j。
其中,晶圆堆叠中的第m片晶圆包括衬底、位于衬底的一侧表面的介质层以及嵌设于介质层中的金属层;通过第m片晶圆的介质层将第m片晶圆与第m-1片晶圆键合;其中,2≤m≤M,m取值从晶圆堆叠的第一表面朝向晶圆堆叠的第二表面的方向依次递减。
其中,从晶圆堆叠的第一表面朝向晶圆堆叠的第二表面对晶圆堆叠的边缘进行N次切边,以使晶圆堆叠的边缘形成N个台阶具体包括:第i次切边产生的切边宽度小于第i-1次切边产生的切边宽度,第i次切边产生的切边深度大于第i-1次切边产生的切边深度,其中,2≤i≤N。
其中,最后一次切边产生的切边深度介于晶圆堆叠的厚度与去除第一片晶圆后剩余晶圆堆叠的厚度之间。
其中,N=M,第i-1次切边形成的水平台阶表面位于第m片晶圆与第m-1片晶圆之间的介质层内;其中,(i-1)+(m-1)=M;当i=N时,第i次切边形成的水平台阶表面位于第一片晶圆内。
其中,从晶圆堆叠的第一表面朝向晶圆堆叠的第二表面对晶圆堆叠的边缘进行N次切边,以使晶圆堆叠的边缘形成N个台阶具体包括:第i次切边产生的切边宽度大于第i-1次切边产生的切边宽度,第i次切边产生的切边深度小于第i-1次切边产生的切边深度,其中,2≤i≤N。
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