[发明专利]一种三维忆阻器状态逻辑电路及或非或逻辑实现方法

权利要求书

1.一种采用三维忆阻器状态逻辑电路实现或非或逻辑的方法，所述三维忆阻器状态逻辑电路由六个忆阻器即第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第五忆阻器、第六忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极T1与公共节点CN相连，第二、第四、第六忆阻器的底电极T2与公共节点CN相连，串联电阻的一端与公共节点CN相连；输入信息存储在第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器中任意两个之内，输出信息存储在第五忆阻器和第六忆阻器中任意一个之内；所述或非或逻辑即Y为逻辑的输出，A、B和Y'为逻辑的输入，其特征在于包括以下步骤：

第一步，确定输入忆阻器位置；选择第一、第二、第三、第四忆阻器中任意两个忆阻器作为输入忆阻器，用来存储或非逻辑的输入信息A和B；选择第五、第六忆阻器中任意一个忆阻器作为输出忆阻器，用来存储或非或逻辑的输入信息Y'和输出信息Y；

第二步，对忆阻器进行初始化，方法是：

2.1将输入信息A和B存储于输入忆阻器中，即将A存储于第一步中选择的两个输入忆阻器之一，令该输入忆阻器为第一输入忆阻器，将B存储于第一步中选择的两个输入忆阻器中除第一输入忆阻器以外的另一个忆阻器，令该输入忆阻器为第二输入忆阻器；2.2判断输出忆阻器是第五忆阻器还是第六忆阻器，若选择第五忆阻器作为输出忆阻器，转2.2.1；若选择第六忆阻器作为输出忆阻器，转2.2.2；

2.2.1将输入信息Y'存储于第五忆阻器中，转第三步；

2.2.2将输入信息Y'存储于第六忆阻器中，转第四步；

第三步，采用三维忆阻器状态逻辑实现“或非或”即ONOR逻辑，将输出存储到第五忆阻器，方法是：

3.1将串联电阻的非公共节点端连接第一外接电压V_DD；

3.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第二外接电压V_RD；

3.3将第五忆阻器的底电极T2连接地GND；

3.4将第六忆阻器的顶电极T1悬空，将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空，转3.5；

3.5第五忆阻器的两端电压等于公共节点的电势V_CN，电阻状态更新为输出信息Y，转第五步，

其中，R_M为第一输入忆阻器和第二输入忆阻器的并联电阻，R_Y为输出忆阻器即第五忆阻器在步骤2.2.1中初始化后的电阻；若输入信息Y'＝0，则R_Y＝R_H；若输入信息Y'＝1，则R_Y＝R_L；满足R_H＞＞R_L,R_H＞＞R_S；

第四步，采用三维忆阻器状态逻辑实现“或非或”逻辑，将输出存储到第六忆阻器，方法是：

4.1将第六忆阻器的顶电极T1连接第一外接电压V_DD；

4.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第三外接电压V_RU；

4.3将串联电阻的非公共节点端连接地GND；

4.4将第五忆阻器的底电极T2悬空，将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空，转4.5；

4.5第六忆阻器的两端电压等于V_DD-V_CN，电阻状态更新为输出信息Y，转第五步；此时公共节点的电势V_CN为

其中，R_M为第一输入忆阻器和第二输入忆阻器的并联电阻，R_Y为输出忆阻器即第六忆阻器在步骤2.2.2中初始化后的电阻；若输入信息Y'＝0，则R_Y＝R_H；若输入信息Y'＝1，则R_Y＝R_L；

第五步，结束。