[发明专利]三维存储器结构及其制备方法

说明书

本发明提供了一种三维存储器结构及其制备方法，制备方法包括如下步骤：提供半导体衬底；在核心区具有凹槽；在凹槽中形成牺牲层和第一半导体层；在半导体衬底和第一半导体层上方形成堆叠结构，并形成沟道结构；形成贯穿堆叠结构的栅线隙沟槽，其在核心区的部分贯穿堆叠结构至牺牲层；去除牺牲层和隔离介质层，并填充第二半导体层；在栅线隙沟槽中形成栅线隙结构。本发明通过在核心区形成具有牺牲层、隔离介质层和第一半导体层的凹槽，在堆叠结构的栅线隙沟槽刻蚀过程中平衡核心区与台阶区的刻蚀速率差异，防止因核心区的刻蚀速率过快而导致的刻蚀损伤缺陷，提升三维存储器的性能和良率。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种三维存储器结构及其制备方法。

背景技术

3D NAND存储器由于其所具有的三维堆叠结构，相比普通二维存储器件具有更高的单位面积存储密度，是极具革新性的存储器主流发展方向。

目前，在3D NAND存储器的工艺制程中，基于器件性能提升的需求，器件堆叠结构的层数也在不断增加，这对贯穿堆叠结构的栅线隙沟槽或沟道孔等结构的刻蚀工艺提出了新的挑战，特别是在核心区和台阶区等具有不同膜层结构区域的刻蚀不均匀性将更趋于显著。为了防止刻蚀不均匀性导致的过刻蚀使器件结构受损，需要对刻蚀等工艺进行调试并针对性地调整不同区域的膜层结构。

然而，在现有的3D NAND存储器工艺制程中，仅通过调整刻蚀工艺及膜层结构已无法克服由刻蚀不均匀性所导致的器件结构缺陷。例如，栅线隙沟槽刻蚀时，核心区主要由氮化硅层和氧化硅层交替堆叠构成，而在台阶区氧化硅层占据了更大比例，这将导致在同一刻蚀过程中，核心区的刻蚀速率更快。当台阶区仍在刻蚀时，核心区的刻蚀过程已触及底部停止层，过多的过刻蚀将损伤底部衬底，影响器件性能。

因此，有必要提出一种新的三维存储器结构及其制备方法，解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中三维存储器结构的栅线隙沟槽刻蚀均匀性不佳的问题。

为实现上述目的及其它相关目的，本发明提供了一种三维存储器结构的制备方法，其特征在于，包括如下步骤：

提供具有凹槽的半导体衬底，在所述半导体衬底中定义核心区和台阶区，所述凹槽位于所述核心区；

在所述凹槽中依次形成牺牲层和第一半导体层；

在所述半导体衬底和所述第一半导体层上方形成堆叠结构，在所述核心区形成贯穿所述堆叠结构至所述半导体衬底内的沟道结构；所述堆叠结构在所述台阶区具有台阶结构；

形成贯穿所述堆叠结构的栅线隙沟槽，所述栅线隙沟槽在所述核心区的部分贯穿所述堆叠结构至所述牺牲层；

去除所述牺牲层，并填充第二半导体层；

在所述栅线隙沟槽中形成栅线隙结构。

作为本发明的一种可选方案，在所述凹槽中依次形成所述牺牲层和所述第一半导体层的方法包括如下步骤：

在所述半导体衬底的上方依次沉积所述牺牲层和所述第一半导体层；

去除所述半导体衬底上除所述凹槽外其他区域的所述牺牲层和所述第一半导体层。

作为本发明的一种可选方案，所述牺牲层和所述第一半导体层之间还形成有隔离介质层。

作为本发明的一种可选方案，所述隔离介质层包括氮氧化硅层或氮化硅层；所述牺牲层包括多晶硅层；所述第一半导体层和所述第二半导体层包括掺杂多晶硅层。

作为本发明的一种可选方案，在形成所述栅线隙沟槽后，还包括在所述栅线隙沟槽的侧壁形成侧墙介质层，并去除位于所述栅线隙沟槽底部的所述隔离介质层的步骤。