[发明专利]快速验证IP关键路径时序的方法、装置及电子设备

说明书

本发明的实施例公开了一种快速验证IP关键路径时序的方法、装置及电子设备，涉及集成电路技术领域，用于缩短传统验证IP关键路径时序所需要的时间。所述快速验证IP关键路径时序的方法包括：获取IP的参考liberty文件和参考工作周期，所述参考liberty文件和参考工作周期来自于IP工艺演进过程中上一个版本的设计数据包；根据所述参考liberty文件和参考工作周期，计算IP在参考工艺中的延迟；根据所述IP在参考工艺中的延迟，计算IP在当前工艺中的延迟；根据所述IP在当前工艺中的延迟，计算IP关键路径的时序余量；根据所述时序余量，验证IP关键路径的时序。本发明适用于需要验证IP关键路径时序的场合。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种快速验证IP关键路径时序的方法、装置、电子设备及存储介质。

背景技术

目前，集成电路设计模式分为Top-down(自顶向下)模式和Bottom-up(自底向上)模式。Top-down设计模式中，直接在顶层设计所有的电路模块，所有的电路模块同时被编译以及验证。这种设计模式的优点是能够一次性对整个电路进行设计和优化，缺点是当电路中晶体管的数量较为庞大时，设计流程中仿真以及验证时间非常长，整个电路的时序也很难收敛，所以只适合于较小规模集成电路设计。大规模集成电路设计中，一般都会选择Bottom-up设计模式。Bottom-up设计模式中，首先会将底层较小规模的电路模块制作成小的IP(Intellectual Property，知识产权核，本文中指的是设计者拥有知识产权的集成电路)，然后按照预先设计的功能，将IP组合在一起形成较大规模的集成电路，再将较大规模的集成电路制作成较大的IP，然后再组合形成规模更大的集成电路。按照这个流程不断向上集成，最终在顶层设计成为超大规模集成电路。

根据电路功能制作的IP，在向上层交付的数据包中，一份重要的文件是liberty文件。Liberty文件包含了IP端口的时序参数，顶层设计中一般通过静态时序分析(StaticTiming Analysis，STA)的方式来验证IP端口的时序是否满足设计要求。静态时序分析，即通过静态数学计算的方法来验证电路路径的时序，是目前主流的验证大规模集成电路时序的分析方法。通过验证IP端口上的路径是否存在时序违例(timing violation)，来判断IP的功能是否符合顶层的设计需求，如果IP端口的时序不存在违例，即认为电路的功能符合预期，如果IP端口的时序存在违例，则意味着IP的电路设计需要优化，重新生成新的liberty文件，然后再通过STA的方法再次验证IP端口的时序。通过这种迭代的方法，最终消除IP端口上所有的时序违例。

IP设计完成后，生成的liberty文件一般包含输入端口的setup值和输出端口的delay值。顶层设计中，IP端口的时序违例一般出现在时序约束紧张的端口上，输入端口上出现时序违例的原因是端口的setup值太大，输出端口上出现时序违例的原因是端口的delay值太大。IP端口容易出现时序违例，意味着这些端口处在关键路径(critical path)上。关键路径指的是电路中容易出现时序违例的路径，关键路径上的延迟通常比较大，是制约电路工作频率的瓶颈，也是电路中较难优化设计的部分，所以减小关键路径上的延迟是提升电路工作性能的重要方案。IP端口出现在关键路径上，意味着要对IP端口电路做设计优化，最终使得端口的时序满足要求。现有技术中，完全验证IP关键路径的时序会消耗很长的时间，拉长整个芯片的设计周期。

发明内容

有鉴于此，本发明实施例提供一种快速验证IP关键路径时序的方法、装置、电子设备及存储介质，以缩短传统验证IP关键路径时序所需要的时间。

第一方面，本发明实施例提供一种快速验证IP关键路径时序的方法，包括：

获取IP的参考liberty文件和参考工作周期，所述参考liberty文件和参考工作周期来自于IP工艺演进过程中上一个版本的设计数据包；

根据所述参考liberty文件和参考工作周期，计算IP在参考工艺中的延迟；