[发明专利]低压锁存电路

说明书

本发明揭示了一种低压锁存电路，包括：低压锁存单元，包括若干MOS管、分压单元及比较器，分压单元用于获取第一电压V_B及控制电压V_CON，且V_CON＜V_B，比较器用于将第一电压V_B与参考电压V_REF进行比较并输出锁存电压信号V_OUT；低压比较单元，用于产生与第一电压V_B进行比较的第二电压V_A，包括串联于电源电压V_DD与基准电位之间的第一电阻R1、第二MOS管M2、第二电阻R2及第三MOS管M3，第一电阻R1和第二MOS管M2连接处的电压为第二电压V_A，低压比较单元还包括与第二电压V_A相连的第四MOS管M4，所述第二MOS管M2的栅极电压为控制电压V_CON。本发明的低压锁存电路能够避免电源电压V_DD较小时由于V_REF输出不正确导致的误判，能够保证电源电压V_DD较小时输出准确的锁存电压信号。

技术领域

本发明属于电源电路技术领域，具体涉及一种低压锁存电路。

背景技术

低压锁存电路(UVLO，under voltage lock out)是电源管理芯片中一种常用的保护电路，其可以用来检测电源的电平响应，当电源电压低于电压阈值时，输出为低电平，反之输出为高电平。

参图1a、图1b所示为现有技术中低压锁存电路的电路原理图，其包括 MOS管M4、MOS管M5、电阻R3和R4、电流源I1及比较器，MOS管M4、MOS管M5为NMOS管，其构成比较器的输入级，MOS管M4的栅极电压为参考电压V_REF，MOS管M5的栅极电压为电源电压V_DD通过电阻R3和R4 分压后的电压，即V_B＝(R4/(R3+R4))*V_DD，MOS管M4和MOS管M5的漏极输出电压V_C和V_D通过比较器得到锁存电压信号V_OUT，当V_DD＜ (1+R3/R4)*V_REF时，V_OUT输出低电平，反之V_OUT输出高电平。

上述低压锁存电路中，由于V_DD较小时，V_REF输出很低，V_REF不在正确的值，这样会让V_DD在较低的电压出现V_OUT输出为高电平，从而发生误判。

因此，针对上述技术问题，有必要提供一种低压锁存电路。

发明内容

本发明的目的在于提供一种低压锁存电路，以避免电源电压较低时电路发生的误判。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种低压锁存电路，所述低压锁存电路包括：

低压锁存单元，包括若干MOS管、分压单元及比较器，分压单元用于获取第一电压V_B及控制电压V_CON，且V_CON＜V_B，比较器用于将第一电压V_B与参考电压V_REF进行比较并输出锁存电压信号V_OUT；