[发明专利]具有结晶硅和富陷阱多晶硅层的晶片

说明书

本公开涉及半导体结构，更具体地涉及具有结晶硅和富陷阱多晶硅层的晶片及制造方法。该结构包括：绝缘体上半导体(SOI)晶片，其由下结晶半导体层、位于下结晶半导体层上方的多晶硅层、位于多晶硅层上方的上结晶半导体层、位于上结晶半导体层上方的掩埋绝缘体层，以及位于掩埋绝缘体层上方的顶部结晶半导体层组成。

技术领域

本公开涉及半导体结构，更具体地涉及具有结晶硅和富陷阱多晶硅区的晶片及制造方法。

背景技术

体硅衬底比绝缘体上硅(SOI)衬底便宜。通常，SOI衬底包括薄的硅器件层、处理衬底，以及使器件层与处理衬底物理分隔并电隔离的薄掩埋氧化物(BOX)层。

与内置在体硅衬底中的可比较器件相比，使用SOI技术制造的器件可以表现出某些性能改进。例如，与SOI衬底形成对比，体硅衬底的特征在于与谐波生成的器件隔离差。高电阻率晶片用于大约1至10GHz的射频应用，以减少衬底射频损耗。

发明内容

在本公开的一方面，一种结构包括：绝缘体上半导体(SOI)晶片，所述晶片包括下结晶半导体层、位于所述下结晶半导体层上方的多晶硅层、位于所述多晶硅层上方的上结晶半导体层、位于所述上结晶半导体层上方的掩埋绝缘体层，以及位于所述掩埋绝缘体层上方的顶部结晶半导体层。

在本公开的一方面，一种结构包括：晶片，其由富陷阱多晶硅层和位于所述富陷阱多晶硅层上方的结晶半导体材料组成；掩埋氧化物层，其位于所述结晶半导体材料的表面上；以及结晶半导体层，其位于所述掩埋氧化物层上方。

在本公开的一方面，一种方法包括：在晶片中的单晶部下方形成富陷阱部；在所述单晶部上方形成绝缘体层，所述单晶部在所述富陷阱部和所述绝缘体层之间提供隔离；以及在所述绝缘体层上方形成半导体层。

附图说明

借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图，在下面的详细说明中描述了本公开。

图1示出了根据本公开的方面的晶片。

图2示出了根据本公开的方面的晶片中的非晶区域以及其它特征和相应的制造工艺。

图3示出了根据本公开的方面的晶片的再结晶部以及其它特征和相应的制造工艺。

图4示出了根据本公开的方面的绝缘体上衬底技术的形成以及其它特征和相应的制造工艺。

图5示出了根据本公开的方面的其中单晶衬底与多晶硅层分隔的绝缘体上衬底技术以及其它特征和相应的制造工艺。

图6至8示出了根据本公开的其它方面的晶片和相应的制造工艺。

具体实施方式

本公开涉及半导体结构，更具体地涉及具有结晶硅和富陷阱多晶硅层的晶片及制造方法。更具体地，本公开提供了一种具有使富陷阱多晶硅层与掩埋氧化物层分隔的结晶硅的绝缘体上硅(SOI)晶片及制造方法。有利地，除了其它优点之外，本公开为场效应晶体管提供了改善的线性。

在实施例中，晶片是绝缘体上衬底(SOI)技术。该晶片包括薄硅层、掩埋氧化物层和具有富陷阱多晶硅层的单晶硅处理晶片(handle wafer)。薄硅层可以是单晶材料，例如单晶硅。硅层和单晶硅也可以由其它单晶衬底材料组成。富陷阱多晶硅层位于掩埋氧化物层下方并与之分隔。在进一步的实施例中，位于掩埋氧化物层下面的结晶硅可用于FET或NPN体接触，并且富陷阱多晶硅层将提供改善的线性。

在更具体的实施例中，该结构包括衬底和富陷阱层。在富陷阱层上方提供第一结晶层，并在第一结晶层上方提供电介质层(例如，掩埋氧化物层)。第一结晶层将在富陷阱层和电介质层之间提供分隔。在掩埋电介质层上方提供第二结晶层，从而形成其中富陷阱层与掩埋氧化物层分隔的SOI晶片。在实施例中，第一结晶层和第二结晶层可以是单晶硅，并且掩埋电介质层可以是氧化物材料。并且，在实施例中，富陷阱层包含多晶硅晶体材料。