[发明专利]一种降低Turbo并行译码复杂度的实现方法及系统

权利要求书

1.一种降低Turbo并行译码复杂度的实现方法，其特征是包括以下步骤：

步骤1，输入乒乓缓存单元，将输入的软信息序列根据分量译码器状态进行乒乓RAM缓存；

步骤2、交织/解交织地址索引单元；

步骤3、对分支度量求最大值、以降低译码复杂度；

步骤4、计算前向状态度量；

步骤5、计算后向状态度量；

步骤6、计算外信息Le；

步骤7、重复步骤2-6，当P个窗的数据迭代满足预定次数，停止迭代。

2.根据权利要求1所述的一种降低Turbo并行译码复杂度的实现方法，其特征在于，步骤2进一步包括：对内交织系数进行顺序存储，根据帧长信息索引RAM地址，实时获取不同帧长对应的交织系数：

其中，addr_i表示RAM地址，下标i的取值范围为0≤i≤187，N表示帧长信息；

将交织地址通过计算生成固定的交织并行索引地址并存储，交织和解交织采用同一索引地址：

f(x)＝(f1*x+f2*x²)mod N 0≤x≤N-1

其中，f1和f2分别表示内交织系数，x表示交织前的信息地址，f(x)表示交织后的信息地址，mod表示求余，N表示帧长，也即交织深度。

3.根据权利要求2所述的一种降低Turbo并行译码复杂度的实现方法，其特征在于，步骤2进一步包括：

获取并行交织RAM索引地址：

其中，k表示并行度，L表示子块长度，i满足0≤i≤k-1，j满足0≤j≤L-1，x满足0≤x≤N-1，map_addr_i，j表示并行交织RAM索引地址，其余各符号含义同上。

4.根据权利要求1所述的一种降低Turbo并行译码复杂度的实现方法，其特征在于，步骤3进一步包括：

步骤3-1、设定输入信息帧长为N，分为P块，每块数据长度L＝N/P，采用P路并行，采用P个子分量译码器，即分为P个窗实现，每个窗处理L个数据；

步骤3-2、当检测到乒或乓RAM缓存完成指示信号，译码迭代开始，反馈一个乒或乓RAM当前被占用的指示信号occupy1，表示从乒或乓RAM中读取数据；

步骤3-3、设定译码当前时刻为k，则k时刻的状态为s_k，k-1时刻状态为s_k-1，k+1时刻的状态为s_k+1，当译码迭代开始时，第一个窗采用第一块数据正向计算分支状态度量，计算方法如下式：

其中，由于接收到信息位和校验位的不确定性，分支状态度量共有四个可能的状态值，用γ_k(s_k-1，s_k)表示，以下简称为分支度量，分别表示编码之前的系统信息和校验信息，分别表示接收译码的信息位和校验位；

步骤3-4、开始计算当前状态分支度量及其最大值，对计算结果分别进行顺序存储；同时第二个窗对后向状态度量进行初始化，采用第二块数据预计算后向状态度量，并将边界值保存，作为下一时刻后向状态度量计算的初始值。