[发明专利]半导体器件中互连层和接触孔层的形成方法在审

申请号：	202011477797.6	申请日：	2020-12-15
公开（公告）号：	CN112599473A	公开（公告）日：	2021-04-02
发明（设计）人：	张文广;朱建军	申请（专利权）人：	上海集成电路研发中心有限公司
主分类号：	H01L21/768	分类号：	H01L21/768
代理公司：	上海天辰知识产权代理事务所(特殊普通合伙) 31275	代理人：	吴世华;陈慧弘
地址：	201210 上***	国省代码：	上海;31
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摘要：
搜索关键词：	半导体器件互连接触形成方法
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【说明书】：

一种半导体器件中互连层和接触孔层的形成方法，包括提供一含有互连线层结构的衬底，在衬底上形成介质层；对介质层进行标准光刻刻蚀工艺，形成图形化后的通孔层；采用选择性钨沉积工艺对通孔层进行钨沉积，在通孔层中形成通孔钨塞；对通孔层表面进行压应力工艺，以增加介质层中介质和通孔钨塞侧壁之间的压应力；依次沉积TiN粘附层和金属钨层，以在通孔层形成通孔钨塞覆盖层；对通孔钨塞覆盖层进行钨化学机械平坦化工艺，以形成平坦化的通孔层。因此，本发明通过提高氧化硅薄膜压应力以增强钨和侧壁的氧化硅介质层粘结，解决了7nm及以下节点钴缺失的问题，且工艺简单。

技术领域

本发明涉及半导体集成电路工艺技术领域，特别是涉及一种半导体器件中互连层和接触孔层的形成方法，用于解决7nm及以下节点制作工艺中互连线层的钴缺失。

背景技术

随着半导体器件尺寸的缩小，接触孔或接触槽CD缩小，方块电阻(SheetResistance RS)随之增大，粘结层(Ti/TiN)对RS的贡献越来越明显。目前，国际上多个研究机构都已经开展了对无需粘结层的选择性钨沉积工艺(selective W deposition)技术的研究，尤其应用在10nm及以下技术节点的通孔层Via 0(V0)的填充上，已经取得了一定的成果，由于7nm开始对互连线层(M0)中接触槽的RS有更高的要求，通常需要采用RS更低的钴金属来取代传统的钨金属。

现有技术中的半导体器件中互连层和接触孔层的形成方法，通孔层采用无粘结层的选择性金属钨沉积工艺。然而，本领域技术人员清楚，如果通孔层采用无粘结层的选择性金属钨沉积工艺，那么，通孔层和侧壁的氧化硅/氮化硅介质层粘结不是很好，这会导致后续通孔层中钨在化学机械研磨(钨研磨W CMP)制造工序中，CMP的研磨液通过这个界面腐蚀下层(互连线层)中的活泼钴，产生钴缺失问题。

发明内容

本发明的目的在于提供一种半导体器件中互连层和接触孔层的形成方法，用于解决7nm及以下节点钴缺失，其通过提高氧化硅薄膜压应力以增强钨和侧壁的氧化硅介质层粘结。

为实现上述目的，本发明的技术方案如下：

一种半导体器件中互连层和接触孔层的形成方法，其包括如下步骤：

步骤S1：提供一含有互连线层结构的衬底，在衬底上形成介质层，其中，所述互连线层结构中互连线材料包括金属钴，所述介质层至少包括位于表面的氧化硅层；

步骤S2：对所述介质层进行标准光刻刻蚀工艺，形成图形化后的通孔层；其中，所述通孔层中的通孔贯穿所述介质层；

步骤S3：采用选择性钨沉积工艺对所述通孔层进行钨沉积，在所述通孔层中形成通孔钨塞；其中，至少一个所述通孔钨塞与所述互连线层结构相接触；

步骤S4：对所述通孔层表面进行压应力工艺，以增加所述介质层中的介质和所述通孔钨塞侧壁之间的压应力；

步骤S5：依次沉积TiN粘附层和金属钨层，以在所述通孔层形成通孔钨塞覆盖层；

步骤S6：对所述通孔钨塞覆盖层进行钨化学机械平坦化工艺，以形成平坦化的所述通孔层。

优选地，所述介质层从下到上依次包括接触孔刻蚀停止层和氧化硅层，所述步骤S4中的所述压应力工艺为等离子体偏压轰击工艺，具体包括：

步骤S41：采用等离子体偏压轰击所述通孔层表面的所述氧化硅层。