[发明专利]一种三维存储器及其制造方法

说明书

本申请实施例公开了一种三维存储器及其制造方法，所述方法包括：提供半导体结构，所述半导体结构包括第一堆叠结构以及贯穿所述第一堆叠结构的第一沟道孔；在所述第一沟道孔内填充第一牺牲层；在所述第一沟道孔内、所述第一牺牲层上形成第二牺牲层；在所述第一堆叠结构上形成第二堆叠结构；刻蚀所述第二堆叠结构，形成与所述第一沟道孔相对应且暴露所述第二牺牲层的第二沟道孔；其中，刻蚀所述第二堆叠结构的工艺中，所述第二牺牲层的耐刻蚀度大于所述第一牺牲层的耐刻蚀度。

技术领域

本申请实施例涉及半导体制造领域，特别涉及一种三维存储器及其制造方法。

背景技术

3D NAND叠加的层数越多，越能获得更多的存储单元，但是层数越多，沟道孔刻蚀(Channel Hole Etch Through，CH ET)的难度越大，因此双堆叠(dual deck)工艺被开发出来，即采用两次CH ET以降低一次CH ET的难度。

现有的3D NAND在制作过程中，在进行上层堆叠结构的CH ET时，存在对下层堆叠结构的沟道孔内的牺牲层的过刻蚀问题。

发明内容

有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种三维存储器及其制造方法。

为达到上述目的，本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种三维存储器的制造方法，所述方法包括：

提供半导体结构，所述半导体结构包括第一堆叠结构以及贯穿所述第一堆叠结构的第一沟道孔；

在所述第一沟道孔内填充第一牺牲层；

在所述第一沟道孔内、所述第一牺牲层上形成第二牺牲层；

在所述第一堆叠结构上形成第二堆叠结构；刻蚀所述第二堆叠结构，形成与所述第一沟道孔相对应且暴露所述第二牺牲层的第二沟道孔；

其中，刻蚀所述第二堆叠结构的工艺中，所述第二牺牲层的耐刻蚀度大于所述第一牺牲层的耐刻蚀度。

在一种可选的实施方式中，所述填充第一牺牲层在第一反应室内利用反应气源形成；所述在所述第一沟道孔内、所述第一牺牲层上形成第二牺牲层，包括：

在所述第一反应室内，通入反应气源和掺杂气源，在所述第一沟道孔内、所述第一牺牲层上原位沉积第二牺牲层。

在一种可选的实施方式中，所述掺杂气源包括磷源或钨源。

在一种可选的实施方式中，所述第二牺牲层中磷元素的掺杂含量为40at％-60at％；

所述第二牺牲层中钨元素的掺杂含量为10at％-60at％。

在一种可选的实施方式中，所述填充第一牺牲层在第一反应室内执行；所述在所述第一沟道孔内、所述第一牺牲层上形成第二牺牲层，包括：

改变所述第一反应室内的反应参数，在所述第一反应室内通入反应气源，在所述第一沟道孔内、所述第一牺牲层上原位沉积第二牺牲层；

其中，所述反应参数包括以下至少之一：反应温度、反应功率、反应压力。

在一种可选的实施方式中，所述第一牺牲层为未掺杂碳层；

所述第二牺牲层为高模量碳层。

在一种可选的实施方式中，刻蚀所述第二堆叠结构之后，所述方法还包括：

通过所述第二沟道孔去除所述第一沟道孔内的所述第一牺牲层和所述第二牺牲层。

在一种可选的实施方式中，在去除所述第一沟道孔内的所述第一牺牲层和所述第二牺牲层的步骤中采用的刻蚀气体包括活性氧、O₃、Cl₂和HCl。