[发明专利]一种数据缓存和上传装置及数据缓存和上传方法

权利要求书

1.一种数据缓存和上传装置，其特征在于：包括DDR4存储器和嵌入式FPGA；嵌入式FPGA包括微处理器、大数据单元模块、DDR4控制器、FIFO控制器、多包控制机制、DMA传输控制单元和微处理器缓存区；

微处理器，被配置为用于启动上传命令，并检测缓存状态是否结束，只有检测到缓存状态结束时，才能启动上传命令；

大数据单元模块，被配置为用于将输入的高速数据流进行降速和提取；

DDR4存储器，被配置为用于缓存数据；

DDR4控制器，被配置为用于集成DDR4接口控制电路和多用户接口电路，实现对DDR4存储器的控制，支持多个用户访问DDR4存储器；

FIFO控制器，被配置为用于实现数据的缓存和上传；包括数据缓存FIFO控制器和数据上传FIFO控制器；

数据缓存FIFO控制器，被配置为用于实现采集数据的实时搬运，完成到DD4存储器的数据缓存；

数据上传FIFO控制器，被配置为用于从DDR4控制器读取数据，将读取的DDR4缓存数据上传到DMA传输控制单元；

多包控制机制，被配置为用于对上传数据的长度和包数进行控制，以及对上传数据的长度进行校验，既支持单包上传也支持多包连续上传；

DMA传输控制单元，被配置为用于通过内部总线实现数据快速和嵌入式微处理器通信；

微处理器缓存区，被配置为用于存储上传数据；

微处理器、大数据单元模块、数据缓存FIFO控制器、DDR4控制器、DDR4存储器、数据上传FIFO控制器、DMA传输控制单元、微处理器缓存区通过线路连接；微处理器缓存区通过线路与微处理器连接；多包控制机制分别与数据上传FIFO控制器和DMA传输控制单元通过线路连接；

大数据单元模块将输入的高速数据流进行降速和提取后，对数据缓存FIFO控制器进行请求，数据缓存FIFO控制器将处理后的数据缓存到DDR4控制器，DDR4控制器将输入控制进行归一化处理，并且能够根据缓存数据的大小、读写逻辑，优化时序设计和接口电路设计，实现数据的正确缓存，实现对DDR4存储器的控制，支持多个用户访问DDR4存储器；微处理器启动上传命令时，检测到缓存状态结束时，启动上传命令；数据上传主要由数据上传FIFO控制器来完成，微处理器预先预置好上传数据长度、上传包数和上传包头，由多包控制机制实现对上传数据的长度和包数进行控制，以及对上传数据的长度进行校验；数据上传FIFO控制器从DDR4控制器读取数据，将读取的DDR4缓存数据上传到DMA传输控制单元；DMA传输控制单元通过内部总线实现数据快速和嵌入式微处理器通信；通过DMA通道将上传数据直接存入微处理器缓存区。

2.根据权利要求1所述的数据缓存和上传装置，其特征在于：DDR4接口控制电路，被配置为用于实现对DDR4存储器的访问控制，包括时钟驱动电路、数据访问控制电路和地址累加器；

时钟驱动电路，被配置为用于实现单端到差分时钟转换，差分驱动外部存储器；

数据访问控制电路，被配置为用于控制对存储器的读写，包括激活、预充、刷新和读写命令仲裁判断；

地址累加器，被配置为用于自动跟踪输入地址变化，自动累加，根据触发模式进行累加步进的自动递增；

多用户接口电路，被配置为用于实现多用户对DDR4存储器的访问，解决访问冲突，提高访问效率，当多用户访问时采取先到先得策略，只有当前用户访问结束才响应其它访问请求。

3.根据权利要求1所述的数据缓存和上传装置，其特征在于：多包控制机制，能够根据微处理器缓存区的大小，自动设置包长、包数和包头；包长给出一次传输数据的大小，由单个缓存区的大小决定；包数给出能够传输多少包数据，匹配缓存区的数量，包数控制采用循环控制模式，自动累加，直到设置包数传输完毕；包头用于进行实现数据校验，解决传输容错问题，为微处理器的正确读取数据提供导引。

4.根据权利要求1所述的数据缓存和上传装置，其特征在于：DMA传输控制单元，通过AXI总线将数据上传到微处理器缓存区，AXI总线作为控制总线，采用时分复用技术解决总线竞争问题，针对繁忙级别设计优先级，如果上传数据量大，设置上传为高优先级，如果下发命令紧急，通过设置控制参数优先发送，中断上传响应，通过采用优先级排序策略解决总线竞争问题。