[发明专利]逻辑综合的实现控制方法及装置

说明书

本发明公开了逻辑综合的实现控制方法及装置，该方法包括：从目标RTL设计文件对应的逻辑综合流程中确定满足预设并行处理条件的处理流程组，处理流程组包括能够并行处理的至少两个处理流程，目标RTL设计文件为任一RTL设计文件或满足预设文件条件的任一RTL设计文件；当需要执行处理流程组包括的所有处理流程时，启动预先为处理流程组包括的所有处理流程创建的所有子线程并行执行处理流程组包括的所有处理流程，不同的子线程用于执行不同的处理流程。可见，本发明能够将逻辑综合过程中满足并行处理条件的处理流程使用多线程并行执行，有利于减少逻辑综合时间，提高逻辑综合效率，还能够提高CPU处理资源的利用率。

技术领域

本发明涉及FPGA技术领域，尤其涉及一种逻辑综合的实现控制方法及装置。

背景技术

在FPGA(Field-Programmable Gate Array，现场可编程门阵列)的设计流程中，相关人员需要使用EDA开发工具对使用Verilog或VHDL语言编写的RTL设计文件执行逻辑综合操作，以完成RTL设计文件到网表的转化。其中，对RTL设计文件执行逻辑综合操作主要包括RTL设计文件的解析、逻辑优化、逻辑推导、技术映射、生成报告等处理流程，每个处理流程内部又包括多个细化的流程(也可称为子流程)，例如：逻辑优化的处理流程包括基本逻辑门的同源性合并、非时序电路逻辑化简、时序电路逻辑化简等细化流程，又如：逻辑推导的处理流程包括分布式存储器的推导、只读存储器的推导等细化流程。

随着纳米制造工艺的进步，FPGA芯片不断更新换代，芯片的功能越来越强大，可容纳的物理器件越来越多，为了充分利用FPGA芯片上的物理资源，RTL设计文件的规模必然会跟随FPGA芯片的更新而越来越庞大。面对规模庞大的RTL设计文件，逻辑综合过程中的很多流程的执行时间也会增加，从而影响了逻辑综合效率。可见，在对大规模的RTL设计文件进行逻辑综合时如何提高逻辑综合效率显得尤为重要。

发明内容

本发明提供了一种逻辑综合的实现控制方法及装置，能够通过并行执行逻辑综合流程中多个符合并行处理条件的处理流程提高逻辑综合效率。

本发明第一方面公开了一种逻辑综合的实现控制方法，所述方法包括：

从目标RTL设计文件对应的逻辑综合流程中确定满足预设并行处理条件的处理流程组，所述处理流程组包括能够并行处理的至少两个处理流程，所述目标RTL设计文件为任一RTL设计文件或满足预设文件条件的任一RTL设计文件；

当需要执行所述处理流程组包括的所有处理流程时，启动预先为所述处理流程组包括的所有处理流程创建的所有子线程并行执行所述处理流程组所包括的相应处理流程；其中，不同的子线程用于执行不同的处理流程。

作为一种可选的实施方式，在本发明第一方面中，所述从目标RTL设计文件对应的逻辑综合流程中确定满足预设并行处理条件的处理流程组之前，所述方法还包括：

从目标RTL设计文件对应的逻辑综合流程中确定所有一级处理流程以及每个所述一级处理流程包括的所有二级处理流程；

以及，所述从目标RTL设计文件对应的逻辑综合流程中确定满足预设并行处理条件的处理流程组，包括：

对于每个所述一级处理流程，判断该一级处理流程包括的所有二级处理流程中是否存在满足预设并行处理条件的至少两个二级处理流程，当判断结果为是时，将该一级处理流程包括的所有二级处理流程中满足所述预设并行处理条件的所有二级处理流程确定为该一级处理流程对应的处理流程组，其中，该一级处理流程对应的处理流程组的数量大于等于1。

作为一种可选的实施方式，在本发明第一方面中，所述对于每个所述一级处理流程，判断该一级处理流程包括的所有二级处理流程中是否存在满足预设并行处理条件的至少两个二级处理流程，包括：