[发明专利]一种抗单粒子翻转的DSP加固电路

权利要求书

1.一种抗单粒子翻转的DSP加固电路，其特征在于，包括DSP内核、片内同步存储器、时钟系统、片内数据接口、片内地址接口、外部存储器接口、外设数据总线和外设地址总线；

所述片内数据接口连接外设数据总线，片内地址接口连接外设地址总线；DSP内核通过片内数据接口、片内地址接口读写片内同步存储器，存取运行的数据和程序；

DSP内核通过外部存储器接口读写片外存储空间的指令或数据，外部存储器接口中的数据通过片内数据接口送入DSP内核中；外部存储器接口中的地址通过片内地址接口由DSP内核送出；

DSP内核通过片内数据接口和片内地址接口配置外设寄存器，使DSP加固电路与外界具有串口通信、运动控制、定时及中断的功能；

所述抗单粒子翻转的DSP加固电路还包括带EDAC的片内总线接口，所述带EDAC的片内总线接口包括所述片内数据接口和片内地址接口；带EDAC的片内总线接口还包括第一输出数据寄存器、第一EDAC编码模块、第一输入数据寄存器、第一EDAC译码及纠错模块、选择器MUX1/MUX2/MUX3、外设数据总线、输出地址寄存器、第二EDAC编码模块和外设地址总线；

当DSP内核向外设写数据时，3根独立的数据总线DRDB、DWDB、PRDB通过选择器MUX1复用到内核数据总线上，32位数据写入第一输出数据寄存器后进入第一EDAC编码模块进行编码，形成包括数据位和校验位的编码输出数据；编码后数据通过外设数据总线传输到外设接口中；

当DSP内核接收外设数据总线上的编码数据时，第一EDAC译码及纠错模块对32位接收数据进行译码，重新生成校验位，将新生成的校验位与原校验位做异或运算，生成检验子；第一EDAC译码及纠错模块产生纠错后的数据及数据选择信号，若新的校验位与原校验位一致，则接收到的数据没有发生翻转，通过数据选择信号控制MUX2选择不需要纠错的编码数据，直接输入到第一输入数据寄存器中，放入内核数据总线上；若新的校验位与原校验位不一致，则接收到的数据发生了翻转，将出错位取反后再重新写入，通过数据选择信号控制MUX2选择纠错后的数据，送到第一输入数据寄存器中保存，再输入到内核数据总线上。

2.如权利要求1所述的抗单粒子翻转的DSP加固电路，其特征在于，所述片内同步存储器采用12管DICE单元结构进行抗单粒子翻转加固；所述片内同步存储器包括数据输入锁存、地址输入锁存、地址行列译码电路、时钟逻辑、字线驱动、写驱动电路、DICE位存储单元、灵敏放大器、数据输出缓冲器；

DICE位存储单元采用位线分离的12管DICE结构加固；数据输入锁存采用双模冗余与DICE锁存结构，地址输入锁存采用DICE锁存结构。

3.如权利要求2所述的抗单粒子翻转的DSP加固电路，其特征在于，所述时钟逻辑采用滤波电路结构，灵敏放大器与数据输出缓冲器采用带滤波的DICE加固结构，以滤除时钟及数据读出通路中由单粒子产生的瞬态脉冲干扰。

4.如权利要求1所述的抗单粒子翻转的DSP加固电路，其特征在于，所述时钟系统采用三模PLL加固；所述时钟系统包括三路PLL、三模选择器和滤波电路；相同的三路PLL的时钟输出连接到一个三模选择器上，三模选择器的输出作为整个DSP加固电路的时钟；从三模选择器出来的时钟通过滤波电路后送至内部时钟网络，以滤除单粒子效应在时钟网络上产生的瞬态脉冲干扰。

5.如权利要求4所述的抗单粒子翻转的DSP加固电路，其特征在于，三路PLL的时钟输出到所述三模选择器的输入端路径长度保持一致，防止三路时钟到三模选择器之间的路径差异导致时钟延时不同。

6.如权利要求1所述的抗单粒子翻转的DSP加固电路，其特征在于，DSP内核中的地址总线接口只向外设地址总线发送地址，3根独立的地址总线PAB、DWAB、DRAB经过选择器MUX3复用到内核地址总线上，内核地址总线把地址放入第一输出地址寄存器中，第一输出地址寄存器中的地址通过第二EDAC编码模块进行编码，形成编码后的地址，通过外设地址总线传输到外设地址接口中。