[发明专利]零缓冲流水的可重构处理单元阵列及零缓冲流水方法

说明书

本发明公开了一种零缓冲流水的可重构处理单元阵列及零缓冲流水方法，零缓冲流水的可重构处理单元阵列PEA中的处理单元PE之间的数据传输、PE对PE中的局部寄存器LR的读写、PEA对PEA中全局寄存器GR和共享存储器SM的访问不经过先进先出存储器FIFO，采用包含有停顿周期数的配置信息在可重构处理器上对运算算子进行静态调度，基于所述停顿周期数确定每个运算算子所对应的PE的启动时间，实现零缓冲流水。本发明通过配置信息的软件定义方式，利用停顿周期数从而忽略了FIFO的开销，减少了数据传输和处理的延迟，也因此极大的提高了数据传输、数据处理的效率。

技术领域

本发明涉及可重构处理器技术领域，尤其涉及零缓冲流水的可重构处理单元阵列及零缓冲流水方法。

背景技术

本部分旨在为权利要求书中陈述的本发明实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。

粗粒度可重构处理器架构(Coarse-Grained Reconfigurable Architecture，CGRA)以其低能耗、高性能、高能效的特性，正得到越来越多的关注。可重构处理器是介于通用处理器与专用处理器之间的高性能处理器，强调资源的复用，寻求与ASIC类似的高性能和高效率。同时，通过改变配置信息从而能够适应不同的任务需求，从而具备与通用处理器相同的灵活性。现有的可重构处理单元阵列中存在多个处理单元PE，使其面积和功耗的开销较大，现有的可重构处理单元阵列需要FIFO进行数据传输和缓存操作。在需要缓冲的处理器阵列中，可重构处理单元PE访问局部寄存器LR时需要经由FIFO，处理单元PE之间的数据传输和交换也需要经由FIFO，以及整个PEA阵列访问共享寄存器SM和全局寄存器GR时也需要经由FIFO。这样会造成延长数据传输和处理的延迟，降低数据传输、数据处理的效率。

发明内容

本发明实施例提供一种零缓冲流水的可重构处理单元阵列，用以减少FIFO的开销，提高数据传输和数据处理的效率，所述可重构处理单元阵列PEA中的处理单元PE之间的数据传输、PE对PE中的局部寄存器LR的读写、PEA对PEA中全局寄存器GR和共享存储器SM的访问不经过先进先出存储器FIFO，采用包含有停顿周期数的配置信息在可重构处理器上对运算算子进行静态调度，基于所述停顿周期数确定每个运算算子所对应的PE的启动时间，实现零缓冲流水。

本发明实施例还提供一种可重构处理单元阵列的零缓冲流水方法，用以减少FIFO的开销，提高数据传输和数据处理的效率，该方法包括：

采用包含有停顿周期数的配置信息在可重构处理器上对运算算子进行静态调度，基于所述停顿周期数确定每个运算算子所对应的PE的启动时间，使得可重构处理单元阵列PEA中的处理单元PE之间的数据传输、PE对PE中的局部寄存器LR的读写、PEA对PEA中全局寄存器GR和共享存储器SM的访问不经过先进先出存储器FIFO，实现零缓冲流水。

本发明实施例中，与现有技术中可重构处理单元PE访问局部寄存器LR时需要经由FIFO，处理单元PE之间的数据传输和交换也需要经由FIFO，以及整个PEA阵列访问共享寄存器SM和全局寄存器GR时也需要经由FIFO的技术方案相比，本发明中的零缓冲流水的可重构处理器阵列PEA中的处理单元PE之间的数据传输、PE对PE中的局部寄存器LR的读写、PEA对PEA中全局寄存器GR和共享存储器SM的访问不经过先进先出存储器FIFO，采用包含有停顿周期数的配置信息在可重构处理器上对运算算子进行静态调度，基于所述停顿周期数确定每个运算算子所对应的PE的启动时间，实现零缓冲流水。本发明通过配置信息的软件定义方式，利用停顿周期数从而忽略了FIFO的开销，减少了数据传输和处理的延迟，也因此极大的提高了数据传输、数据处理的效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：