[发明专利]可编程逻辑器件分组方法和装置

说明书

本发明提供了一种可编程逻辑器件分组方法和装置，属于集成电路芯片设计领域，具体包括获取可编程逻辑器件之间的物理电路连接关系以及逻辑电路图；对逻辑电路图中的逻辑电路实例进行聚类得到多个子集合；将所有子集合根据物理电路连接关系分配到可编程逻辑器件上；对分配给可编程逻辑器件的子集合进行优化调整，得到理论集合分配方案以及违规连接列表；针对违规连接列表中的各逻辑电路实例构建多级跳点路径；根据多级跳点路径对逻辑电路连接关系进行修改，输出与物理电路连接关系对应的实际设计文件。通过本申请的处理方案，分割互联最小、速度更快，处理数据规模更大的可编程逻辑器件分组结果，从而提高了芯片处理效率。

技术领域

本发明涉及集成电路芯片设计领域，具体涉及一种可编程逻辑器件分组方法和装置。

背景技术

EDA技术就是基于大规模可编程器件的，以计算机为工具，根据硬件描述语言HDL完成表达，实现对逻辑的编译化简、分割、布局、优化等目标的一门技术，借助EDA技术，操作者可以通过利用软件来实现对硬件功能的描述，并通过FPGA/CPLD得到最终设计结果。现有超大规模集成电路(VLSI：Very Large Scale Integration)是指几毫米见方的硅片上集成上万至百万晶体管、线宽在1微米以下的集成电路。因此，VLSI电路复杂，是对EDA设计的一个挑战。通常采用电路分割技术应对VLSI电路设计。

电路分割(CUT)技术把VLSI设计问题划分为若干较小部分分别处理，为了提高芯片的处理效率，需要保证每个分割电路两两之间关联度、耦合度最小。但是电路分割一般是基于多FPGA原型系统中FPGA之间自由连接不设限的条件，对分配到FPGA上的程序进行切割处理。在一些复杂的原型系统和U仿真平台，由于FPGA之间物理电路的连接限制，需要在电路切割中对部分FPGA之间的连接关系进行约束。在此约束条件下，容易发生将逻辑电路设计中的多个虚拟电路连接的程序块分割，并分别划分到无物理电路连接的FPGA上，进而导致电路设计的失败，这样的逻辑电路设计分割就是无效分割，无法用于工业设计上。

发明内容

因此，为了克服上述现有技术的缺点，本发明提供了一种基于可编程逻辑器件的物理电路连接，得到分割互联最小、速度更快，处理数据规模更大的可编程逻辑器件分组结果，从而提高了芯片处理效率的可编程逻辑器件分组方法和装置。

为了实现上述目的，本发明提供了一种可编程逻辑器件分组方法，包括：获取可编程逻辑器件之间的物理电路连接关系以及理论设计文件，所述理论设计文件携带有所述可编程逻辑器件待执行的逻辑电路图，所述逻辑电路图用于描述电路系统的各逻辑电路实例的结构以及逻辑电路实例之间的逻辑电路连接关系；根据所述逻辑电路连接关系对所述逻辑电路图中的逻辑电路实例进行聚类，得到多个子集合；将所有所述子集合根据所述物理电路连接关系分配到所述可编程逻辑器件上；根据所述物理电路连接关系对分配给所述可编程逻辑器件的所述子集合进行优化调整，得到理论集合分配方案以及所述理论集合分配方案中不符合所述物理电路连接关系的违规连接列表；针对所述违规连接列表中的各逻辑电路实例，根据物理电路连接关系和广度优先搜索方法查找加权最短路径，构建多级跳点路径；根据所述多级跳点路径对所述逻辑电路图的逻辑电路连接关系进行修改，输出与所述物理电路连接关系对应的实际设计文件。

在其中一个实施例中，所述根据所述逻辑电路连接关系对所述逻辑电路图中的逻辑电路实例进行聚类，得到多个子集合，还包括：将所述逻辑电路图的逻辑电路实例映射为超图顶点, 所述逻辑电路图的连线映射为超图超边，计算超图超边连接的两个超图顶点之间的权重，得到带权超图；对所述带权超图进行聚类，得到多个子集合。