[发明专利]一种基于形式验证对仲裁器验证的装置以及方法

说明书

本申请实施例提供一种基于形式验证对仲裁器验证的装置以及方法，所述装置包括：激励约束模块，被配置为对输入待验证仲裁器的激励信号进行约束，得到合法激励信号；辅助代码模块，被配置为基于所述合法激励信号，得到参考响应信号；断言检查模块，被配置为比较所述参考响应信号和实际响应信号，以完成对所述待验证仲裁器的逻辑验证，其中，所述实际响应信号是将所述合法激励信号输入所述待验证仲裁器得到的。本申请的一些实施例基于形式验证搭建验证仲裁器模型的速度更快，验证效率更高。

技术领域

本申请涉及芯片验证领域，具体而言本申请实施例涉及一种基于形式验证对仲裁器验证的装置以及方法。

背景技术

随着集成电路技术的快速发展，芯片的设计方案变得越来越复杂，相应的对芯片验证方案得要求也越来越高。对于芯片中的单一子模块来说，对其得验证需要更加完备并且快速。比如对于仲裁器arbiter的验证来说，相关技术方案一般采用systemverilog语言，并基于uvm框架搭建验证环境。以单独搭建arbiter UVM验证环境为例，需要编写多个uvm_component(包括driver/monitor/checker等等)并实现他们之间的连接，然后编写随机测试sequence以提供激励，最后在testcase中启动sequence进行仿真验证，单独环境得搭建需要花费比较大得精力。而如果将仲裁器arbiter放在已有的子系统验证环境或者SOC环境中，则无法对arbiter的内部功能在上层环境进行精准控制，从而无法进行快速且完备得验证。

因此如何高效的验证仲裁器成了亟待解决的技术问题。

发明内容

本申请实施例的目的在于提供一种基于形式验证对仲裁器进行验证的装置以及方法，本申请的一些实施例基于形式验证vc formal即可完成测试模型的搭建，极大的缩减了搭建验证环境所需要的时间，并且当仿真(或称为验证)出现问题时，只需更改相关功能组件即可快速进行迭代，从而提高仿真的效率。

第一方面，本申请的一些实施例提供一种基于形式验证对仲裁器进行验证的装置，所述装置包括：激励约束模块，被配置为对输入待验证仲裁器的激励信号进行约束，得到合法激励信号；辅助代码模块，被配置为基于所述合法激励信号，得到参考响应信号；断言检查模块，被配置为比较所述参考响应信号和实际响应信号，以完成对所述待验证仲裁器的逻辑验证，其中，所述实际响应信号是将所述合法激励信号输入所述待验证仲裁器得到的。

本申请的一些实施例基于形式验证搭建验证仲裁器模型的速度更快，验证效率更高。

在一些实施例中，所述待验证仲裁器包括：轮询仲裁器、零优先级仲裁器和Qos仲裁器。

本申请的一些实施例可以对采用不同逻辑实现的多种仲裁器进行验证，具有较好的通用性。

在一些实施例中，所述辅助代码模块是根据所述待验证仲裁器的定义编写处理代码得到的。

本申请的一些实施例的辅助代码模块可以将复杂逻辑输出为简单的信号以用于断言检查模块的快速检查。

在一些实施例中，所述辅助代码模块被配置为：接收输入的合法激励信号，其中，所述合法激励信号包括多路合法信号；根据所述处理代码得到与所述多路合法信号中各路合法信号对应的期望输出信号，得到所述参考响应信号，其中，所述参考响应信号包括多路所述期望输出信号；将所述参考响应信号输入所述断言检查模块。

本申请的一些实施例通过预先编写的处理代码得到针对于各合法激励的正确的输出逻辑，以方便断言检查模块检查待验证仲裁器输出的逻辑是否准确。

在一些实施例中，所述断言检测模块是通过编写断言以检查所述待验证仲裁器的输出逻辑。

本申请的一些实施例通过预先编辑的断言来验证待验证仲裁器的输出逻辑是否与辅助代码模块的参考逻辑是否相同，进而验证仲裁器输出逻辑是否满足要求。