[发明专利]卷积神经网络加速器的数据回写系统

说明书

本发明提供了一种卷积神经网络加速器的数据回写系统，包括输入缓存模块、N级写回节点和写回控制模块，所述输入缓存模块用于与计算单元连接，以接收数据，最上一级所述写回节点与所述输入缓存模块连接，一个下一级所述写回节点至少与两个上一级所述写回节点连接，N为大于1的自然数，所述写回控制模块与最下一级所述写回节点连接，以从最下一级所述写回节点接收数据并传输给总线。所述卷积神经网络加速器的数据回写系统中，包括N级写回节点，最上一级所述写回节点与所述输入缓存模块连接，一个下一级所述写回节点至少与两个上一级所述写回节点连接，N为大于1的自然数，树状结构将写回节点分级，从而能够提高数据回写的传输效率。

技术领域

本发明涉及深度学习技术领域，尤其涉及一种卷积神经网络加速器的数据回写系统。

背景技术

现有技术中，云端现场可编程门阵列(Field Programmable Gate Array，FPGA)与边缘端设备相比可以提供大量逻辑和内存资源，但运行在云端的神经网络模型往往比较庞大，在运行的过程中会产生大量的中间结果，而FPGA平台上的片上随机存取存储器(RandomAccess Memory，RAM)资源往往无法缓存所有的数据，因此需要将数据传输到片外存储器上，但现有技术中无法满足并发数据高吞吐率的传输需求，数据传输效率较低。

因此，有必要提供一种新型的卷积神经网络加速器的数据回写系统以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种卷积神经网络加速器的数据回写系统，提高卷积神经网络加速器数据回写的传输效率。

为实现上述目的，本发明的所述卷积神经网络加速器的数据回写系统，包括：

输入缓存模块，用于与计算单元连接，以接收数据；

N级写回节点，最上一级所述写回节点与所述输入缓存模块连接，一个下一级所述写回节点至少与两个上一级所述写回节点连接，N为大于1的自然数；

写回控制模块，与最下一级所述写回节点连接，以从最下一级所述写回节点接收数据并传输给总线。

所述卷积神经网络加速器的数据回写系统的有益效果在于：包括N级写回节点，最上一级所述写回节点与所述输入缓存模块连接，一个下一级所述写回节点至少与两个上一级所述写回节点连接，N为大于1的自然数，树状结构将写回节点分级，从而能够提高数据回写的传输效率。

优选地，所述写回节点包括第一输出缓存单元、选择单元和至少两个接收缓存单元，所述接收缓存单元的输出端与所述选择单元的输入端连接，所述选择单元的输出端与所述第一输出缓存单元的输入端连接。其有益效果在于：写回节点标准化设计，接口简单易用、易移植。

进一步优选地，上一级所述写回节点的数量与下一级所述写回节点的接收缓存单元的数量相适配。其有益效果在于：避免下一级所述写回节点的接收缓存单元浪费。

进一步优选地，所述写回控制模块包括地址映射单元，所述写回控制模块从最下一级所述写回节点接收的数据包括计算单元地址信息和计算结果数据，所述地址映射单元根据所述计算地址信息和起始地址信息计算写回地址。

进一步优先地，所述写回节点还包括仲裁单元和缓存管理单元，所述仲裁单元与所述选择单元连接，所述缓存管理单元分别与所述接收缓存单元和所述第一输出缓存单元连接。其有益效果在于：能够有效避免数据传输过程中发生冲突。

进一步优选地，所述接收缓存单元包括相互连接的第一缓存状态单元和第一数据缓存单元，所述第一缓存状态单元与所述缓存管理单元连接。其有益效果在于：便于判断所述第一数据缓存单元内是否存在数据。

进一步优选地，所述第一输出缓存单元包括相互连接的第二缓存状态单元和第二数据缓存单元，所述第二缓存状态单元与所述缓存管理单元连接。其有益效果在于：便于判断所述第二数据缓存单元内是否存在数据。